一种存储单元与逻辑单元分层的3D芯片物理设计方法

发布时间：2023-05-13 03:26

　　随着超大规模集成电路技术的发展,芯片集成度和规模急剧增加。集成电路按比例缩小的发展已逼近极限,最有可能解决降低互连延迟、提高电路性能的三维(3D)集成电路越来越受到人们的重视。作为一种系统级架构的新型设计方法,3D集成电路通过硅通孔(Through-Silicon-Via,TSV)技术用来提供多个晶片(Die)垂直方向的通信。这种技术可以克服特征尺寸限制,大幅度提高芯片晶体管密度。但是,目前3D集成电路的物理设计流程没有统一标准,EDA领域的研究并不完善。所以,研究基于EDA工具的3D集成电路物理设计方法成为了推动3D集成电路发展的关键。本文针对3D集成电路物理设计进行了研究。本文分析了集成电路的物理设计方法,针对3D芯片物理设计的布局布线流程,提出了一种将存储单元与逻辑单元分层的物理设计方法,将2D芯片转换为3D芯片。本文实现了2D芯片转换为3D芯片的网表分层设计。对设计进行逻辑综合,获得门级网表后,提出了一种剥离存储单元网表的算法,拆分网表中的存储单元与逻辑单元,实现了芯片2D-3D网表的分层。本文实现了3D芯片上层存储单元的位置优化设计。针对3D芯片物理设计中上层存储单元出现的布...

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【学位级别】：硕士

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摘要
Abstract
第1章 绪论
    1.1 课题背景及研究意义
    1.2 3D集成电路设计的发展
        1.2.1 3D集成电路的概念
        1.2.2 硅通孔(TSV)种类分析
    1.3 关于3D集成电路的研究
        1.3.1 3D集成电路技术的问题与优势
        1.3.2 3D集成电路EDA工具的发展
    1.4 本课题的研究内容与结构
第2章 3D芯片的物理设计
    2.1 集成电路物理设计基本概念
    2.2 2D芯片物理设计分析
    2.3 2D芯片转化3D芯片
    2.4 本章小结
第3章 3D芯片分层算法
    3.1 2D电路转3D电路的分层算法
        3.1.1 行层叠分层算法
        3.1.2 中心分割法
    3.2 门级网表的生成
    3.3 存储单元与逻辑单元分层算法
    3.4 本章小节
第4章 上层存储单元定位算法
    4.1 上层存储单元坐标确定
        4.1.1 2D芯片物理设计
        4.1.2 DEF文件提取
    4.2 上层存储单元坐标确定与修正算法
        4.2.1 存储单元坐标提取与确定
        4.2.2 上层存储单元坐标修正
    4.3 存储单元坐标确定及修正算法的应用
    4.4 本章小结
第5章 芯片分层物理设计
    5.1 下层逻辑单元物理设计
    5.2 上层存储单元物理设计
        5.2.1 TSV单元生成
        5.2.2 TSV单元插入
    5.3 下层PAD单元生成及布局
        5.3.1 下层PAD单元生成
        5.3.2 下层PAD单元插入
    5.4 仿真模拟结果验证
        5.4.1 验证平台
        5.4.2 结果数据及分析
    5.5 本章小结
结论
参考文献
攻读硕士学位期间所发表的学术成果
致谢



本文编号：3815204