基于EDT的扫描测试压缩电路优化方法

发布时间：2024-09-17 15:00

　　 为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9～6.4倍,测试时间减少了3.8～6.2倍,跳变延时故障的测试数据容量减少了4.1～5.4倍,测试时间减少了3.8～5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计。

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【部分图文】：

图1EDT压缩结构[11]

图2为在外部扫描测试通道为2时传统自动测试向量生成(ATPG)和EDT压缩逻辑的对比[12]。传统ATPG使用了2条较长扫描链来完成扫描测试,EDT逻辑将相同数量的扫描单元配置成多个由解压缩器和压缩器驱动的较短扫描链,ATE设备只需2个测试输入和输出通道,且扫描链长度短很多,因此....

图2EDT压缩逻辑与传统ATPG对比

图1EDT压缩结构[11]图3EDT压缩设计流程

图3EDT压缩设计流程

图2EDT压缩逻辑与传统ATPG对比基于EDT的扫描压缩设计流程如图3所示。主要分为以下几步:首先对未加入扫描测试的寄存器传输级(RTL)电路进行综合和扫描链插入,生成带有扫描测试电路的网表;然后针对扫描测试电路生成EDT压缩逻辑,并产生EDT综合脚本和测试描述文件TPF和Do....

图4EDT压缩优化方法

扫描测试电路的压缩设计需要确定以下几个参数:需要的测试端口个数、最大的扫描链长度、选择压缩率的大小等,同时还需要考虑一些限制条件,如测试时间、ATE测试机台内存容量和可获得的扫描测试端口数量等。在最初的设计周期中可供做出这些决策的数据是非常有限的,因此本文提出了固定测试端口和固定....

本文编号：4005623