三维集成电路绑定前TSV测试方法研究

发布时间：2017-06-28 14:03

  本文关键词：三维集成电路绑定前TSV测试方法研究，由笔耕文化传播整理发布。

【摘要】：基于硅通孔(Through-Silicon Via, TSV)的三维集成电路极大地推动了集成电路行业的发展。与传统的二维集成电路不同,三维集成电路通过TSV把多个晶片垂直堆叠,使得它拥有功耗低、带宽高、面积小、性能好、支持异构集成等优点。然而,当前TSV的制造工艺以及堆叠绑定技术还不成熟,TSV可能存在各种各样的缺陷,严重降低了三维集成电路的良率和可靠性,因此三维集成电路的TSV测试非常必要。TSV测试主要分为绑定前测试和绑定后测试,绑定前测试主要是检测TSV在制造过程中产生的缺陷,绑定后测试主要是检测在堆叠绑定过程中产生的缺陷。绑定前阶段晶片未减薄时,TSV底端埋于衬底中限制了TSV的可接触性；在晶片减薄后,虽然TSV底端露出可以接触,但使用传统的探针测试TSV也非常困难,绑定前测试仍面临着巨大的挑战。针对上述问题,本文以绑定前TSV为测试对象,在以下几个方面进行了相关的研究工作：1.学习三维集成电路的相关基本知识以及TSV的制作工艺,探究三维集成电路制造过程中TSV可能存在的缺陷。分析TSV缺陷所引起的TSV故障,对TSV故障进行电气参数建模,并分析故障TSV的故障效应。2.学习现有的TSV测试方法,按测试阶段主要分为绑定前以及绑定后TSV测试方法,按测试原理主要分为基于探针以及基于内建自测试(built-in self-test, BIST)的TSV测试方法,着重研究了基于BIST的绑定前TSV测试方法。比较现有基于BIST的绑定前TSV测试方法的优缺点,基于现有理论研究新的绑定前TSV测试方案。3.提出一种基于仲裁器的绑定前测试方法,由于高电平信号通过故障TSV的延迟时间小于无故障TSV延迟时间,因此比较被测TSV与无故障TSV的延迟时间可判断被测TSV是否存在故障。此外,依次将被测TSV延迟时间与不同的延迟时间相比,可对其延迟进行区间定位,实现TSV故障分级。实验结果表明,该方案能够检测出TSV的电阻开路故障和泄漏故障,有效解决了两种故障共存TSV的检测问题。与现有同类方法相比,该方法提高了测试精度、增加了可检测故障范围并且可以进行故障分级。
【关键词】：三维集成电路 硅通孔 绑定前测试 电阻开路故障 泄漏故障
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN407
【目录】：

• 致谢7-8
• 摘要8-9
• ABSTRACT9-16
• 第一章 绪论16-25
• 1.1 三维集成电路产生背景16-18
• 1.2 三维集成电路的优点与挑战18-21
• 1.2.1 三维集成电路的优点18-20
• 1.2.2 三维集成电路的挑战20-21
• 1.3 国内外研究状况21-23
• 1.4 研究的主要内容23-24
• 1.5 论文组织结构24-25
• 第二章 硅通孔技术介绍25-37
• 2.1 引言25-26
• 2.2 基于TSV的三维集成电路关键技术26-29
• 2.2.1 三维堆叠技术26-27
• 2.2.2 对齐技术27-28
• 2.2.3 绑定技术28-29
• 2.2.4 减薄技术29
• 2.3 TSV制造工艺29-32
• 2.3.1 TSV制造方法29-31
• 2.3.2 TSV工艺步骤31-32
• 2.4 TSV电气模型32-36
• 2.4.1 电阻33-34
• 2.4.2 电容34-35
• 2.4.3 电感35-36
• 2.5 本章小结36-37
• 第三章 绑定前硅通孔测试37-50
• 3.1 硅通孔缺陷与故障37-39
• 3.2 硅通孔测试39-41
• 3.3 绑定前硅通孔测试方法41-49
• 3.3.1 单种故障检测方法41-43
• 3.3.2 多种故障检测方法43-49
• 3.4 本章小结49-50
• 第四章 基于仲裁器的绑定前硅通孔测试50-62
• 4.1 问题的提出50-52
• 4.2 TSV电气模型及延迟时间52-54
• 4.2.1 TSV电气模型52-53
• 4.2.2 TSV延迟时间53-54
• 4.3 本文测试方案54-57
• 4.3.1 TSV测试结构54-56
• 4.3.2 故障分级结构56-57
• 4.4 实验结果57-61
• 4.4.1 测试精度58-59
• 4.4.2 故障分级59-60
• 4.4.3 检测多故障共存的TSV60-61
• 4.5 本章小结61-62
• 第五章 总结与展望62-64
• 5.1 总结62-63
• 5.2 下一步工作63-64
• 参考文献64-69
• 攻读硕士学位期间的学术活动及成果情况69

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