高速低功耗SAR ADC的设计与实现

发布时间：2017-07-08 01:09

  本文关键词：高速低功耗SAR ADC的设计与实现

  更多相关文章： 逐次逼近 模数转换器 高速 低功耗 子分区法

【摘要】：在科学技术快速发展的今天,人们需要处理的信息越来越多。数字信号处理方式相对于模拟信号处理方式,有着更高的可靠性以及需要更低的成本,以至于数字信号处理已成为信号处理的主流方式。然而自然界中的物理信号,诸如声音、力、温度、光、电等信号,都是模拟信号。故而若想要利用数字信号处理方式来处理这些模拟信号,就需要先将模拟信号转换成数字信号。如此,模拟信号到数字信号的转换接口——模数转换器(Analog-to-Digital Converter, ADC)登上舞台,并起着关键性的作用。ADC的种类很多,它们的优势及适用的场合各不相同。在无线通信网络及数字电视等对ADC速度、精度要求不是特别高的领域,逐次逼近型ADC (SAR ADC)因其面积小、功耗低等特性而占据优势。近年来,随着CMOS工艺的不断精进,芯片的集成度越来越高,但同时要求的工作电压也越来越低,这就使得模拟集成电路的设计难度不断增加。同时对低功耗的要求,特别是对移动设备中的芯片功耗要求,也越来越高。本文的主要研究目标是设计一款速度、精度及功耗折中较好的ADC。基于前人的工作,本文改进设计了一款10比特50MS/s采样率,功耗为180μW的异步SAR ADC。为了提升速度,本文采用了子分区法的实现方式,将ADC分为粗量化器(Coarse ADC,简记为CADC)和细量化器(Fine ADC,简记为FADC)两个部分。对于较高精度的SAR ADC来说,反馈数模转换器(Digital-to-Analog converter, DAC)延时成为整个ADC工作速度的主要限制因素,而导致DAC延时大的主要原因是其最高几位的大电容需要很长的时间来充放电。通过子分区法实现的SAR ADC,输出高位部分和低位部分的转换电路相对独立,从而可以避免传统结构中DAC大的延时对整体速度的影响。与现有子分区ADC不同的是,本文设计中CADC和FADC都选择了相对于其他ADC结构有更低功耗的SAR结构来实现,而没有选用Flash结构。对于FADC,其反馈数模转换器(DAC)综合了多种技术,包括分段式电容阵列、单调开关切换方式和增加冗余位等,以提升其速度和降低功耗。而对于CADC,则选用了多比较器的SAR结构来实现。因为多比较器结构的SAR ADC几乎不需要什么数字控制逻辑,从而CADC的转换速度基本上只由比较器延时及DAC延时决定；同时,数字逻辑功耗也可以大大降低。设计在TSMC 130nm CMOS工艺下完成并成功流片,测试结果表明本设计在1V电源电压下,采样速度可以达到50MS/s,相应的信噪失真比(Signal to Noise and Distortion Ratio, SNDR)为51.6dB,功耗为186μW,计算得到的优值(Figure of Merit, FoM)为12 fJ/Conv.-step。芯片核心面积为0.045 mm2。
【关键词】：逐次逼近 模数转换器 高速 低功耗 子分区法
【学位授予单位】：中国科学技术大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN792
【目录】：

• 摘要5-6
• ABSTRACT6-14
• 主要符号对照表14-15
• 第一章 绪论15-23
• 1.1 论文研究背景及意义15-17
• 1.2 SAR ADC的发展历史及国内外研究现状17-20
• 1.2.1 发展历史17
• 1.2.2 国内外研究现状17-20
• 1.3 论文主要研究内容及创新之处20
• 1.3.1 研究内容20
• 1.3.2 创新之处20
• 1.4 论文章节安排20-23
• 第二章 ADC的基本概述23-33
• 2.1 ADC的基本原理23-24
• 2.2 ADC的性能参数24-29
• 2.2.1 静态性能参数25-27
• 2.2.2 动态性能参数27-29
• 2.3 ADC的主要分类29-33
• 2.3.1 Flash ADC29-30
• 2.3.2 Delta-Sigma ADC30
• 2.3.3 SAR ADC30-33
• 第三章 SAR ADC的基本电路模块33-61
• 3.1 采样保持电路33-41
• 3.1.1 采样保持电路的基本原理34
• 3.1.2 采样保持电路的速度34-35
• 3.1.3 采样保持电路的热噪声35-36
• 3.1.4 孔径抖动36-37
• 3.1.5 电荷注入效应37-38
• 3.1.6 CMOS采样保持电路38-41
• 3.2 数模转换器41-47
• 3.2.1 传统的电容型DAC42-45
• 3.2.2 分段式DAC45-46
• 3.2.3 单调切换型的DAC46-47
• 3.3 比较器47-57
• 3.3.1 比较器的性能参数48-54
• 3.3.2 比较器的实现方式54-57
• 3.4 数字控制逻辑57-61
• 3.4.1 数字控制逻辑的速度与功耗58-61
• 第四章 一种高速低功耗SAR ADC的设计与实现61-73
• 4.1 系统设计61-67
• 4.1.1 传统的异步SAR ADC结构61-64
• 4.1.2 基于Flash和SAR的子分区ADC64-65
• 4.1.3 单纯基于SAR的子分区ADC65-67
• 4.2 电路实现67-73
• 4.2.1 数模转换器67-68
• 4.2.2 采样保持电路68-69
• 4.2.3 比较器69-70
• 4.2.4 数字控制逻辑70-73
• 第五章 版图设计与芯片测试73-81
• 5.1 版图设计73-76
• 5.1.1 版图设计的基本规则与技巧73-74
• 5.1.2 比较器版图设计74
• 5.1.3 DAC版图设计74-76
• 5.1.4 SAR ADC整体版图76
• 5.2 芯片测试76-80
• 5.2.1 测试平台77
• 5.2.2 测试结果77-80
• 5.3 小结80-81
• 第六章 总结与展望81-83
• 6.1 工作总结81-82
• 6.2 未来展望82-83
• 参考文献83-87
• 致谢87-89
• 在读期间发表的学术论文与研究经历89

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本文编号：532492