基于40nm CMOS工艺下5GHz锁相环设计

发布时间：2017-09-17 13:38

  本文关键词：基于40nm CMOS工艺下5GHz锁相环设计

  更多相关文章： 锁相环 低抖动 正交压控振荡器 多相时钟

【摘要】：芯片间并行通信因其各数据位直接相连,就要求有足够的芯片引脚,然而芯片封装中引脚的尺寸却不能像集成电路越做越小,这无疑限制了芯片集成的发展速度,增加了设计成本；另一方面,并行通信对时钟信号的同步性要求比较高,这就限制了传输接口速度的提高,这都表明传统并行通信发展遇到了瓶颈。而SerDes作为异步模式的串行通信,因其所需引脚少,传输数据率高,而逐渐成为通信系统中的主流模式。本文描述的SerDes系统依据IEEE 10GBASE-KR协议。锁相环(PLL, Phase Locked Loop)作为SerDes系统中提供时钟源的重要模块,同时也是SerDes系统中随机噪声的主要来源,其抖动性能影响着系统的误码率。在10Gb/s高通信数据率下,实现满足系统误码率要求的低抖动时钟成为本设计的挑战。本文基于SMIC 40nm工艺,实现了一款应用于10Gb/s高速串并接口电路的5GHz锁相环。通过对环路传输特性的分析,本文设定了较优化的指标参数。为使锁相环拥有更好的抖动性能,锁相环输入参考信号选择经典的156.25MHz,环路带宽选择为3MHz以达到更好的抑制振荡器相位噪声的目的。锁相环中的压控振荡器(VCO, Voltage Controlled Oscillator)采用了拥有更好相位噪声性能的串联耦合正交结构(S-QVCO, Series Quadrature VCO),环路实现4路等相位间隔的5.15625GHz时钟输出。环路输出采用二分频单转差缓冲器实现可忽略相差的8路等相位间隔的2.578125GHz时钟,本文实现多频多相并行输出,而不是单纯的提高PLL工作频率,能够实现更高的操作频率。电荷泵则采用共源共栅结构,并利用了负反馈技术以更好的提高电流匹配性能。本文的锁相环环路设计在SMIC 40nm工艺下设计实现了5.15625GHz时钟和2.578125GHz时钟多频多相并行输出,在1.1V的供电电压下,总电流为7.6mA。仿真结果显示,振荡器在3MHz频偏处的FoM (Figure of Merit)达到了-183.97dBc/Hz的优良性能,通过对环路各模块噪声贡献的分析,得出锁相环输出的5.16GHz时钟在10kHz至100MHz频率范围内的抖动约为107fs(rms),锁定时间约为1.5us,总面积为780um*410um,满足系统1ps(rms)的指标要求。另一方面,本文通过分析先进工艺下的晶体管漏电流对环路的影响,采用了电流补偿措施,使环路输出杂散性能改善了2.17dB。
【关键词】：锁相环 低抖动 正交压控振荡器 多相时钟
【学位授予单位】：中国科学技术大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN911.8;TN402
【目录】：

• 摘要5-6
• Abstract6-15
• 第1章 绪论15-20
• 1.1 研究背景和意义15-17
• 1.2 国内外发展现状17-19
• 1.3 论文工作及组织结构19-20
• 第2章 锁相环的环路分析20-35
• 2.1 锁相环基本概念20-22
• 2.1.1 锁相环概念20-21
• 2.1.2 锁相环环路参数21-22
• 2.2 电荷泵型锁相环数学模型分析22-32
• 2.2.1 鉴频鉴相器及电荷泵模型分析23-25
• 2.2.2 压控振荡器及分频器模型25-26
• 2.2.3 环路滤波器模型分析26-29
• 2.2.4 三阶锁相环环路模型分析29-32
• 2.3 锁相环噪声模型分析32-34
• 2.3.1 锁相环噪声模型32-33
• 2.3.2 锁相环杂散33-34
• 2.4 本章小结34-35
• 第3章 压控振荡器设计35-66
• 3.1 振荡条件35-36
• 3.2 振荡器类型36-44
• 3.2.1 环形振荡器37-40
• 3.2.2 负阻型振荡器40-42
• 3.2.3 压控振荡器性能指标与设计流程42-44
• 3.3 相位噪声与抖动44-52
• 3.3.1 相位噪声模型44-47
• 3.3.2 压控振荡器的相位噪声优化47-50
• 3.3.3 抖动与相位噪声的关系50-52
• 3.4 正交压控振荡器52-65
• 3.4.1 正交信号的产生52
• 3.4.2 电感电容正交压控振荡器基本原理52-58
• 3.4.3 电感电容正交压控振荡器设计58-65
• 3.5 本章小结65-66
• 第4章 锁相环环路模块设计66-88
• 4.1 鉴频鉴相器设计66-69
• 4.2 电荷泵设计69-75
• 4.2.1 锁相环的非理想效应69-70
• 4.2.2 电荷泵非理想效应的改进70-73
• 4.2.3 本文电荷泵设计73-75
• 4.3 分频器设计75-81
• 4.4 差分二分频缓冲器设计81-82
• 4.5 环路滤波器设计82-83
• 4.6 环路仿真83-87
• 4.7 本章小结87-88
• 第5章 总结与展望88-90
• 5.1 本文总结88
• 5.2 存在的不足与展望88-90
• 参考文献90-95
• 致谢95-96
• 在读期间发表的学术论文96

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本文编号：869717