主被动声纳电信号模拟器设计

发布时间：2020-11-01 20:40

　　 主被动声纳电信号模拟器是一种用于主被动声纳系统调试和检测的实验室重要联调设备。近年来，水声主被动声纳技术开始向自动化，小型化，集成化方向发展。主被动声纳电信号模拟器的发展也呈现了标准化，通用化的发展趋势。本文针对某型号主被动声纳的研制需要，设计开发了一种适合于多通道、多平台的数字式主被动声纳电信号模拟器。它以同步实时性、信号形式多样性等特点为整套系统的调试提供主被动声纳电信号。 本文围绕着主被动声纳信号电模拟器功能需求展开讨论。通过对海洋声场基本声学特性的分析，简化了水声信道的物理问题，构造一种与真实海洋环境相似的多途信道模型。信号设计方面，针对典型的主被动声纳信号进行分析，并给出其在多途信道中下的实现过程。 电模拟器软件包含驱动软件设计及显控软件设计两方面。驱动程序以DrverStudio为平台，遵循WDM驱动模型并针对PCI9054特点进行设计开发；显控软件以LabVIEW为平台，集合参数设置和功能实现为一体的设计思想，完成了本系统人机交互软件开发。另外，驱动程序与显控软件的通信是通过API函数的IRP功能代码实现，最终实现数据在二者之间无间断地传输。 信号实时计算输出是主被动声纳电信号模拟器设计中的一个亮点。它依赖于两方面技术，一方面是显控软件充分利用了多线程技术和队列数据结构，完成了大量的信号参数计算以及信号生成工作；另一面方面，驱动程序采用DMA传输模式，为数据的发送提供了有力保障。 本文研制的主被动声纳电信号模拟器，参加了实验室的联调，为信号处理系统的调试工作提供了合格的、令人满意的信号输出。
【学位单位】：哈尔滨工程大学
【学位级别】：硕士
【学位年份】：2012
【中图分类】：P733.24
【部分图文】：

电模拟器的整体结构如图 1.1 所示，包含软/硬件两部分。软件部分包括显控程程序及可编程逻辑程序设计。显控软件是电模拟器的顶层软件，负责完成信号计算以及输出；驱动程序针对 PCI9054 芯片设计 PCI 端和 Local 端的连接；逻责控制 PCI9054 的本地端的连接及 DAC。硬件部分由底板和子板构成，并通过背板接口实现二者的连接。由桥转换芯片和电源管理模块构成设备背板，完成P向 PCI 总线的转换任务。设备子板由 PCI 接口芯片，FPGA 芯片，DAC 以及拟电路构成，完成接口控制、数据传输及信号调理等多个重要任务。其中桥转用 TSI381 芯片，其符合最新的 PCI Express Base 1.1 规范，具有 PCI-E 接口，达 2. 5Gbp的数据吞吐量[10][11]；PCI 接口芯片选用 PCI9054 芯片，它是一款高性制器，支持 32 bit，3 3M Hz总线操作，广泛应用于适配器和嵌入式系统中[12]； F选用了ALTERA公司Cyclone3系列的EP3C25芯片，主要考虑到其I/O资源和较为充足的特点，并通过 EEPROM 外部配置电路将文件配置到 FPGA 的内部存储器（SRAM）中；D/A 芯片选用 LTC2600、它是一款 16 bit的数模转换器集成度、低功耗等特点，可 8 通道模拟信号同时输出。

1 PCI-E 总线及 PCI9054随着应用测试水平的提升，对于具有132MB/s 峰值传输速率的32位 PCI 总线合下也难以满足带宽需求，于是 PCI-E 总线应运而生。PCI-E 总线扩展了 PCI的特点是实现了多通道带宽的独立共享，每个通道可提供 250 MB/s的带宽，合的最大传输速率达 4GB/s[14] [15][16]。电模拟器需要对两个测试平台提供信号输出，需要独立共享通道带宽，因此E 总线连接方式。但由于 PCI-E 规范复杂、开发效率底、调试难度大等原因，的接口转换芯片完成 PCI-E 总线向 PCI 总线的转换，因此本文电模拟器仍以为基础开发驱动程序。PCI-E 桥芯片选取了具有小型封装、低功耗、高性能等SI381 芯片。连接过程中，硬件板卡连接计算机的 PCI-E 插槽，数据传送至桥 PCI9054 芯片将 PMC 标准接口转换为本地总线接口，数据经由桥芯片传递实端的传输。PCI9054 是一款通用型 PCI 总线接口芯片[17]，其内部结构图如图 2.1 所示。

达到门限时产生中断。驱动程序既要与显控软件进行通信，也要与本地端进行连接。数据传输过程如图2.2 所示：图 2.2 数据传输过程应用程序一次将 1/2 缓存大小的数据存入驱动申请的 1MB 缓存空间，当 FPGA 的FIFO 中数据半满（第一次 FIFO 为空），可以进行数据传输时，数据以 DMA 方式从源地址传输至目的地址，完成一次DMA传输。上述操作需经历两次中断：DMA完成中断和FPGA 中断。DMA通道每次传输完毕产生的中断称为DMA完成中断，实时检测Buffer 空间大小；FPGA 中的 FIFO 达到设定空间下限时产生中断并管理 DMA 传输的次数。驱动程序利用 PCI9054 的 INTCSR 寄存器来标记中断源类型，其中，第 15 位和第21 位分别标志硬中断和 DMA 完成中断。驱动程序利用 KInterrupt 类的对象实现硬件中断处理，此外需要创建 ISR（InterruptService Routine）即中断服务例程和 DPC（Deferred Procedure Call）即过程延迟调用例程。其中 ISR 负责完成对硬中断判断、清除中断等操作；DPC 负责完成剩余数据的DMA传输，中断级别低于 ISR
【参考文献】

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本文编号：2866068