40纳米工艺下高性能DSP内核的物理设计与优化

发布时间：2017-04-03 07:18

  本文关键词：40纳米工艺下高性能DSP内核的物理设计与优化，，由笔耕文化传播整理发布。

【摘要】：YHFT-XX DSP是我校在40纳米工艺下自主研发的频率为1GHz的高性能多核DSP芯片,本文以其内核模块的物理设计为例,讲述了如何利用层次化物理设计方法来展开并行设计,缩短设计周期;将全局时序问题局部化,降低了设计难度;采用新的思想进行时序收敛设计,充分利用设计资源,提高设计效率。经过前期设计评估,对影响整个芯片时序收敛的内核模块进行了详细的层次划分,对时序影响最大的数据通路部分进行了单独的物理设计,然后在顶层迭代优化,以期达到1GHz的设计目标,本文主要做了以下几个方面的工作:(1)逻辑运算部件的物理设计及时序优化逻辑运算部件具有丰富的运算功能,在整个数据通路中占据着非常重要的地位,其时序在整个数据通路中相对比较关键,尤其是单拍的定点运算指令。本文采用以顶层需求为导向的设计方式,实时调整逻辑运算模块的布局以及pin脚规划方案,再根据模块的内部结构对子模块布局进行人工引导,以此确立了两种设计方案,第二种设计方案较第一种的规划更为合理,设计的复杂度更低,使得顶层数据通路部分的建立时间最大违反减小了163ps,面积减小了419579.376um2。(2)循环缓冲存储器的定制设计循环缓冲存储器是YHFT-XX DSP芯片内核部件的关键模块,为了能够为整个内核部件的时序优化提供有力的支持,采取了全定制的方式进行设计,与半定制设计方法相比,绝对延时减小了116ps左右,面积节省了56.38%,功耗降低了30.4%。(3)内核部件的时序优化设计YHFT-XX DSP内核部件作为整个芯片的核心,由于其强大的功能,复杂的逻辑设计,导致物理设计阶段时序分析难度较大,故而采用层次化物理设计方法,调用已经满足时序、面积、功耗要求的各个功能部件,继续进行优化。采用EDI结合二次开发工具以及手工ECO这种新的思想进行设计,有效缩短了时序收敛的设计周期,资源得到了充分利用。(4)手工ECO的时序优化针对芯片在完成物理设计后仍然有少量时序违反的情况,在对这些路径进行修复的同时不影响整体时序,本文采用ECO的方法对这些路径进行优化。根据PT报告,编写脚本,逐一对这些路径进行分析优化,最终基本达到时序要求。
【关键词】：高性能 层次化物理设计 全定制 时序收敛 ECO
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP332
【目录】：

• 摘要10-11
• ABSTRACT11-13
• 第一章 绪论13-20
• 1.1 课题研究背景13-15
• 1.2 相关研究15-17
• 1.3 课题研究来源与意义17-18
• 1.4 课题研究内容18-19
• 1.5 本文组织结构19-20
• 第二章 逻辑运算部件的优化设计20-34
• 2.1 逻辑运算部件结构20-22
• 2.1.1 功能部件基本概述20-21
• 2.1.2 逻辑运算部件模块划分与结构21-22
• 2.2 逻辑运算部件的物理设计与优化22-31
• 2.2.1 逻辑运算部件的物理设计22-28
• 2.2.1.1 逻辑运算部件在顶层的布局规划22-24
• 2.2.1.2 逻辑运算部件的布局规划24-28
• 2.2.2 逻辑运算部件的时序优化28-29
• 2.2.3 逻辑运算部件的物理验证29-31
• 2.2.3.1 设计规则（DRC）检查29
• 2.2.3.2 电路规则（LVS）检查29-31
• 2.3 逻辑运算部件的形式化验证31-32
• 2.3.1 Formality工具简介31
• 2.3.2 等价性检查的基本流程31-32
• 2.4 本章小结32-34
• 第三章 循环缓冲存储器的定制设计34-48
• 3.1 循环缓冲存储器基本结构34-35
• 3.2 循环缓冲存储器的电路设计35-39
• 3.2.1 存储单元阵列模块的电路设计35-36
• 3.2.2 IO模块的电路设计36-37
• 3.2.3 地址锁存及译码模块的电路设计37-38
• 3.2.4 时钟模块的电路设计38-39
• 3.3 循环缓冲存储器的版图设计39-46
• 3.3.1 存储器整体布局及布线规划39-41
• 3.3.2 模块的版图设计41-45
• 3.3.2.1 存储单元版图设计42
• 3.3.2.2 存储阵列版图设计42-43
• 3.3.2.3 局部IO版图设计43-44
• 3.3.2.4 全局IO版图设计44
• 3.3.2.5 二级译码版图设计44
• 3.3.2.6 预译码版图设计44-45
• 3.3.3 存储器整体版图设计45-46
• 3.4 性能对比46-47
• 3.5 本章小结47-48
• 第四章 DSP内核时序优化方法48-69
• 4.1 EDI时序优化策略选择48-50
• 4.1.1 EDI中考虑保持时间时序48-49
• 4.1.2 EDI中不考虑保持时间时序49-50
• 4.2 ICE优化保持时间原理及方法50-63
• 4.2.1 ICE工具简介50
• 4.2.2 保持时间时序情况分析50-52
• 4.2.2.1 多扇出情况下保持时间的优化51-52
• 4.2.2.2 多扇入情况下保持时间的优化52
• 4.2.3 ICE优化保持时间策略52-54
• 4.2.4 文件准备54
• 4.2.5 文件配置54-55
• 4.2.6 ICE修复保持时间流程55-62
• 4.2.7 保持时间优化的问题62
• 4.2.8 ICE修复时序优缺点62-63
• 4.3 手工ECO的保持时间优化63-68
• 4.3.1 阈值替换优化时序64-65
• 4.3.1.1 阈值单元替换的一些问题64
• 4.3.1.2 ICE工具替换高阈值64-65
• 4.3.2 插入缓冲单元优化时序65-68
• 4.3.2.1 BUFFER插入的基本原理65-66
• 4.3.2.2 手工插入BUFFER优化保持时间66-68
• 4.3.2.3 插入BUFFER优化保持时间时序结果68
• 4.4 本章小结68-69
• 第五章 全文总结及研究展望69-71
• 5.1 全文总结69-70
• 5.2 未来研究展望70-71
• 致谢71-73
• 参考文献73-76
• 作者在学期间取得的学术成果76

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