基于DICE结构的双端口SRAM设计及版图自动化生成
发布时间：2020-12-11 08:46
双端口SRAM存储器在流水线与多指令发射等技术中的应用越来越广泛,是提高吞吐率的有效手段之一。由于航空航天环境的独特性,高可靠的抗辐射存储器设计需求增加,版图自动生成方式可有效提高存储器的开发效率。本文以双端口SRAM为研究对象,针对DICE结构存储器及版图自动生成方法展开研究。本文通过深入分析双端口SRAM的工作原理,采用SMIC 0.18μm工艺对存储器的电路和版图进行抗辐射加固。根据双端口SRAM的结构与特性,确定其功能和时序规范,并规划适应可变规格的SRAM存储器架构方案。针对SEU效应,设计16T DICE单元进行电路级加固,通过辐射模拟验证加固效果。采用分级译码、锁存器型电压灵敏放大器等实现外围电路,并对常见的32?32 bit完整双端口SRAM存储器进行电路仿真,分析其功能与性能。针对SEL和TID效应,采用增加隔离环、拉大NMOS与PMOS管的物理距离的版图级加固方法,对双端口SRAM存储器的各部分电路进行物理版图设计与实现。本文对可变规格双端口SRAM存储器的GDS版图文件的自动生成展开研究。通过分析不同参数的双端口SRAM版图特征,总结其电路连接和物理连接之间的关系...
【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校
【文章页数】：69 页
【学位级别】：硕士
【部分图文】：
RC反馈方案原理图[15]
哈尔滨工业大学工学硕士学位论文-4-图1-2SRAM内部架构[16]南洋理工大学提出了一种具有自刷新、单错误校正和双错误检测的抗辐射SRAM，它可以保持SEU效应的数量足够小，以便在正常的SRAM操作期间被检测或纠正。自刷新电路类似于DRAM中的刷新操作，只是加入了错误校正。并且为了进一步增强电路级的抗辐射性能，设计了一个具有去耦读出端口和扩展扩散区域的8TSRAM单元。在采用65nmCMOS技术设计的4KByteSRAM芯片中进行测试，当SRAM受到加速质子辐射时，自更新和误差修正相结合的方法可以显著提高SRAM的辐射容忍度。在39.38MeV的辐射能量和3.6MHz的工作频率下，该方案分别将质子辐射持续时间分别为10s和50s的SRAM中的误差数减少了25倍和8倍[17]。文献[18]中提出了一种采用标准的0.18μmCMOS工艺实现的13TSRAM存储单元，通过双驱动内部自校正机制可以容忍高达500fC的电荷量，用于超低功率操作的抗辐射低压存储器单元，原理如图1-3所示。
哈尔滨工业大学工学硕士学位论文-5-图1-313T抗辐射基本存储单元电路图[18]虽然国内对抗辐射技术的研究历程不长，但是我国高度重视并支持航天航空事业，越来越多的人投入到抗辐射研究中，航天电子的可靠性得到极大提高。中国科学院在SRAM存储器的抗辐射加固方面颇有心得。陈晨等人提出的双端口SRAM定时刷新机制，借助双端口结构，添加控制模块按照周期进行纠检错，可很大程度降低SEU效应引起的错误[19]。SOI技术的介电隔离使得电路的设计能够减少SEU效应，并且具有天然的抗闩锁能力，SOI工艺截面图如图1-4所示。中国科学院微电子研究所基于此工艺设计了512KbitSRAM，采用648bit行结构，SRAM读取操作是完全异步的，通过优化设计和布局，该芯片具有较高的抗SEU水平[20]。图1-4SOI工艺截面图[20]西安电子科技大学着重抗辐射加固的版图级设计，采用增加阱和衬底接触的保护环、增加NMOS和PMOS晶体管的物理间距等多种加固方式，并设计能够实现纠二检一能力的汉明码编码的纠检错码电路（EDAC），可抗SEE
本文编号：2910231
【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校
【文章页数】：69 页
【学位级别】：硕士
【部分图文】：
RC反馈方案原理图[15]
哈尔滨工业大学工学硕士学位论文-4-图1-2SRAM内部架构[16]南洋理工大学提出了一种具有自刷新、单错误校正和双错误检测的抗辐射SRAM，它可以保持SEU效应的数量足够小，以便在正常的SRAM操作期间被检测或纠正。自刷新电路类似于DRAM中的刷新操作，只是加入了错误校正。并且为了进一步增强电路级的抗辐射性能，设计了一个具有去耦读出端口和扩展扩散区域的8TSRAM单元。在采用65nmCMOS技术设计的4KByteSRAM芯片中进行测试，当SRAM受到加速质子辐射时，自更新和误差修正相结合的方法可以显著提高SRAM的辐射容忍度。在39.38MeV的辐射能量和3.6MHz的工作频率下，该方案分别将质子辐射持续时间分别为10s和50s的SRAM中的误差数减少了25倍和8倍[17]。文献[18]中提出了一种采用标准的0.18μmCMOS工艺实现的13TSRAM存储单元，通过双驱动内部自校正机制可以容忍高达500fC的电荷量，用于超低功率操作的抗辐射低压存储器单元，原理如图1-3所示。
哈尔滨工业大学工学硕士学位论文-5-图1-313T抗辐射基本存储单元电路图[18]虽然国内对抗辐射技术的研究历程不长，但是我国高度重视并支持航天航空事业，越来越多的人投入到抗辐射研究中，航天电子的可靠性得到极大提高。中国科学院在SRAM存储器的抗辐射加固方面颇有心得。陈晨等人提出的双端口SRAM定时刷新机制，借助双端口结构，添加控制模块按照周期进行纠检错，可很大程度降低SEU效应引起的错误[19]。SOI技术的介电隔离使得电路的设计能够减少SEU效应，并且具有天然的抗闩锁能力，SOI工艺截面图如图1-4所示。中国科学院微电子研究所基于此工艺设计了512KbitSRAM，采用648bit行结构，SRAM读取操作是完全异步的，通过优化设计和布局，该芯片具有较高的抗SEU水平[20]。图1-4SOI工艺截面图[20]西安电子科技大学着重抗辐射加固的版图级设计，采用增加阱和衬底接触的保护环、增加NMOS和PMOS晶体管的物理间距等多种加固方式，并设计能够实现纠二检一能力的汉明码编码的纠检错码电路（EDAC），可抗SEE
本文编号：2910231
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