面向军用电子系统的高性能高可靠处理器设计技术

发布时间：2020-12-14 20:31

　　随着军用电子系统的信息化、智能化、集成化水平不断提升,其所需实现的任务种类和数量越来越多,其所处作战环境也越来越复杂,使得其对高性能高可靠处理器的需求越来越迫切.针对军用电子系统对处理器的高性能应用需求,本文运用双发射指令执行技术、分支预测优化技术以及紧耦合的片上存储管理技术等提升处理器的指令执行效率;针对军用电子系统对处理器的高可靠应用需求,本文应用基于锁步结构的指令恢复技术来提高处理器的容错能力,并采用ECC校验技术和冗余备份技术来提高片上存储系统的纠检错能力和可靠性水平.最终,实现了一款性能达到2 DMIPS/MHz、主频达到300 MHz的面向军用电子系统高性能高可靠处理器. 

【文章来源】：微电子学与计算机. 2020年03期 北大核心

【文章页数】：5 页

【部分图文】：

图1 双发射流水线设计结构

研究表明,随着流水线级数的增加,分支指令将严重影响处理器的吞吐率.本处理器设计了一种分支预测器,为预取指单元的投机取指提供方向和目标地址.分支预测器主要由方向预测器和分支目标地址预测器两部分组成,其总体结构如图2中所示.每个时钟周期,处理器都使用当前的PC去访问指令Cache进行取指,同时该PC值还作为分支指令的地址被送到分支预测器中以完成分支预测功能.分支预测器中的方向预测器使用全局历史预测方案的自适应预测器,可学习执行期间的分支行为,基于之前分支的历史行为进行预测.对于每种分支行为的模式,历史查找表保持2 bit的hint值,该两位值是基于之前分支的行为,表示下一个分支是否预测执行或是预测不执行.每次进行方向预测时,PC值与全局历史移位寄存器中的值进行异或操作产生一个8位的索引值,该索引值用来查询模式历史查找表,查到的2 bit的hint值用于确定分支是否执行.目标地址预测器采用返回栈结构,是针对子函数返回的一种专用目标地址预测器,用于预测程序返回的目标地址.

在进行高性能处理器设计时,“存储墙”问题是不容忽视的问题.处理器期待高速且大容量的存储器,从实际的经济情况出发,利用局部性原理,本文将存储系统组织成不同的层次,如图3所示,以此提供一个成本接近最底层存储器而性能接近顶层存储器的存储系统.本文片上存储系统采用三级存储层次,第一级为访问速度最快的寄存器文件,第二级是由L1指令Cache、L1数据Cache以及紧耦合存储接口挂接的片上SRAM和片上FLASH等构成的L1存储系统,第三级为由EMIF控制器控制的片外存储器.这三级存储器中,寄存器文件访问速度最快,其次是L1存储系统,访问速度最慢的是通过EMIF控制器挂接的片外存储器.寄存器文件虽然访问速度快,但其容量很小,仅适合存储程序运行的中间结果.L1 存储器中的Cache采用指令和数据分离的哈佛结构,以支持流水线对指令和数据的同时访问,在Cache命中的情况下可实现零等待周期访问,若发生缺失则其访问速度将受限与外部存储器件的访问延迟.为了实现片上大容量高速访问,本文设计实现片上SRAM和FLASH与处理器的紧耦合存储接口,可实现处理器对片上存储器的直接访问,甚至不经过Cache存储器,大大缩短了处理器的访存时间,同时片上存储器均属于同步存储器,器件本身的访问延迟也比较小,这些均为提高访存性能的有利条件.


本文编号：2916982