65nm L1 D-Cache中DCA的全定制设计与实现

发布时间：2021-01-15 22:39

　　随着集成电路技术的高速发展,工艺特征尺寸的变小,以及微处理器体系结构的不断进步,片上多核和多级存储结构成为微处理器发展的主流方向。但是,由于存储系统的速度和CPU速度的不匹配,存储系统成为微处理器整体性能的瓶颈。多级Cache结构是解决多核微处理器核内和核间性能瓶颈的一种有效途径,其组织结构与设计是当前微处理器的研究热点之一。X处理器是一款片上多核多线程的处理器,每个核都有16KB的L1 I-Cache、8KB的L1 D-Cache、64路全相联的指令TLB以及128路全相联的数据TLB,它们被8个线程共享。多个核之间通过一个交叉开关连接到一个共享的16路组相联4 MB的L2 Cache。本论文针对L1 D-Cache展开研究,在65nm工艺设计并实现了L1 D-Cache中128字×144位四路组相联的DCA模块,完成了整个模块的逻辑设计、物理设计和功能验证。在65nm设计工艺,芯片的设计和验证遇到了很多新的问题。在逻辑功能验证中,采用VCS-HSIM混合的方法保证了设计的正确性。在芯片的物理实现中,针对信号完整性的问题,在子模块设计中预先布局电源网格和敏感信号的走线通道,通过整个模... 

【文章来源】：国防科技大学湖南省 211工程院校 985工程院校

【文章页数】：80 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
第一章 绪论
    1.1 片内存储体系结构
        1.1.1 Cache工作原理
        1.1.2 现在Cache设计技术研究
    1.2 本课题研究的内容、成果和意义
    1.3 文章的组织结构
第二章 L1 D-Cache总体设计及相关技术
    2.1 存储系统
        2.1.1 局部性原理
        2.1.2 存储层次
    2.2 Cache的基本结构
        2.2.1 Cache的地址映像方式
        2.2.2 查找方法
    2.3 读写策略
        2.3.1 读操作
        2.3.2 写操作
    2.4 替换策略
    2.5 L1 D-Cache总体设计
        2.5.1 X多核多线程处理器简介
        2.5.2 L1 D-Cache array体与tag体
        2.5.3 L1 D-Cache的替换策略和写策略
    2.6 本章小结
第三章 DCA的高速电路设计
    3.1 DCA的总体设计技术
        3.1.1 DCA的设计目标与功能描述
        3.1.2 DCA实现的操作
    3.2 DCA的分体设计和时序设计
        3.2.1 DCA的模块分体设计
        3.2.2 DCA的时序设计
    3.3 DCA各模块电路设计
        3.3.1 存储单元设计
        3.3.2 译码模块设计
        3.3.3 读写控制模块设计
        3.3.4 时钟产生电路设计
        3.3.5 输入输出数据接口设计
    3.4 本章小结
第四章 DCA的物理设计
    4.1 版图设计流程
    4.2 DCA版图总体设计
        4.2.1 分模块化设计方法
        4.2.2 DCA模块级布局规划
        4.2.3 电源预算
        4.2.4 电源规划和分析
    4.3 DCA全定制版图设计
        4.3.1 基本功能块的版图设计
        4.3.2 DCA总体版图
    4.4 本章小结
第五章 DCA的功能验证和物理验证
    5.1 DCA的功能模拟验证
        5.1.1 DCA层次化接口描述和激励
        5.1.2 仿真环境配置
        5.1.3 仿真结果
    5.2 DCA的物理验证
        5.2.1 DRC和LVS验证
        5.2.2 寄生参数的提取
    5.3 DCA的版图模拟
    5.4 本章小结
第六章 DCA的IP建模研究
    6.1 IP核硬化
    6.2 硬核IP建模
    6.3 DCA的时序模型提取
    6.4 DCA的物理模型提取
    6.5 本章小结
第七章 结束语
    7.1 论文总结
    7.2 未来工作展望
致谢
参考文献
攻读硕士期间发表和撰写的论文


【参考文献】：
期刊论文
[1]多核多线程处理器的发展及其软件系统架构[J]. 刘近光,梁满贵.  微处理机. 2007(01)
[2]访问局部性原理在Cache系统优化及设计中的应用[J]. 王恒娜.  安徽师范大学学报(自然科学版). 2004(04)

博士论文
[1]超深亚微米SOC设计IP硬核建模及物理实现关键技术[D]. 何仙娥.浙江大学 2007

硕士论文
[1]高性能DSP一级数据Cache控制器的设计与实现[D]. 曹飞.国防科学技术大学 2009
[2]龙腾C2处理器Cache单元的设计[D]. 江喜平.西北工业大学 2006
[3]数据Cache Tag的全定制设计与验证[D]. 黄平.国防科学技术大学 2005
[4]X微处理器时序建模技术研究与实现[D]. 陈天健.国防科学技术大学 2005



本文编号：2979635