一种逐次逼近寄存器型模数转换器

发布时间：2021-01-17 19:07

　　设计了一种逐次逼近寄存器型模数转换器（SAR ADC）。提出了一种新型全动态钟控比较器结构,消除了比较器的亚稳态误差,解决了ADC输出不稳定的问题,实现了失调和噪声之间良好的折中,提升了ADC的动态性能;设计了一种全新的自举开关,在确保采样保持电路性能的同时提高了其可靠性;提出了一种新颖的正反馈结构的动态逻辑单元,并应用在逐次逼近逻辑电路中,在降低功耗的同时消除了误码问题;改进了共模电平产生电路结构,提高了共模电平的产生速度和稳定性。电路采用0.18μm DB S-BCD工艺设计实现,芯片面积约为360μm×560μm,10 bit分辨率模式下的功耗和信噪失真比（SNRD）分别为21.1μW和58.64 dB。 

【文章来源】：半导体技术. 2020,45(12)北大核心

【文章页数】：8 页

【部分图文】：

SAR ADC的功能框图

目前一些SAR ADC设计中,尽管微分非线性(DNL)、积分非线性(INL)测试数据尚可,但信噪失真比(SNDR)有所欠缺[1-2]。通过分析,判断是比较器的失调电压在SAR ADC进行数据转换过程中发生了变化,从而破坏了ADC输出曲线的线性度,引入了谐波,使总谐波失真(THD)和SNDR有所下降,如图2所示。2.2 比较器结构改进

为消除比较器设计缺陷导致的SAR ADC动态性能的下降,本文设计的ADC中采用了一种全新的两级全动态钟控比较器,其结构如图3所示。图3中第一级为动态预放大级,VIP/VIN、VOP/VON分别为差分输入和输出;第二级为正反馈锁存级,主要完成放大功能,并实现比较器输出端OUTP/OUTN的轨到轨输出。在复位阶段,VOP/VON被预充到高电平,OUTP/OUTN下拉为低电平;在再生阶段,VOP/VON放电,根据放电速度不同使第二级相应输入管导通,从而开始放大;当OUTP/OUTN升到阈值电压时,正反馈起作用。这种比较器只在第一级输出节点放电和第二级放大再生阶段产生功耗,因此具有较高的能量利用效率。上述两级全动态比较器的瞬态仿真结果如图4所示,图中VCLK、VIN/VIP和VOUTP/VOUTN分别为时钟信号、差分输入和比较器输出电平。通过仿真,可以确定比较器中关键MOS管的宽长比,以满足比较器速度的要求。

【参考文献】：
期刊论文
[1]一种性能指标可配置的SAR ADC的设计与实现[J]. 居水荣,谢亚伟,王津飞,朱樟明.  半导体技术. 2019(05)

博士论文
[1]低功耗逐次逼近型CMOS模数转换器的研究[D]. 梁宇华.西安电子科技大学 2015

硕士论文
[1]纳米级低功耗SAR A/D转换器设计研究[D]. 肖余.西安电子科技大学 2014



本文编号：2983434