存储器抗单粒子效应二维码与RS码的研究

发布时间：2021-01-20 21:27

　　随着集成电路工艺向纳米级、高密度、高性能与低成本的发展,其工作频率高、电压低等特性使其易受辐射环境中单粒子效应的影响,并可能使电子系统产生信息丢失、系统故障或失控等现象。研究表明,单粒子效应中的软错误相对于硬错误是影响集成电路的最主要因素,而存储器与组合逻辑电路相比,其一直以来都是集成电路受软错误影响的主要考虑因素之一。在当前集成电路中包含着大量的诸如SRAM、DRAM、NAND Flash等类型的存储器,并且其受软错误的影响随集成电路工艺进步错误模式逐渐由单比特翻转变为多比特翻转。因此,需要采取一定的措施降低单粒子效应对存储器的影响,从而提高电子系统在辐射环境中的可靠性。以纠错码技术为代表的系统级加固技术与工艺级、电路级、版图级加固技术相比,其可操作层面高,不会改变原有的电路工艺并且成本较低容易实现。传统系统级加固技术通常采用汉明码作为加固方案,但随着集成电路工艺的进步这种纠正一位错误检测两位错误的码显然已经不能满足纠错需求,因此需要能纠正更多错误的纠错码作为加固方案。而在保证纠错能力满足需求的同时也应当考虑码率、实际电路面积、功耗、时延等问题,寻求性能上的平衡。针对SRAM存储器设... 

【文章来源】：西南科技大学四川省

【文章页数】：80 页

【学位级别】：硕士

【部分图文】：

Alsat-1卫星内存硬盘在2002年至2009年的日均SEU率

图 1-2 存储单元受软错误的影响[11]Fig.1-2 Memory cell affected by soft error[11]今集成电路工艺的进步使存储器芯片的集成度越来越高，目前纳米工艺数量已经达到百亿级，这种增长会导致存储单元的间距变小，从而使单到更多的存储单元，这会使得存储器受单粒子翻转影响的错误模式逐渐（Single Bit Upset，SBU）转变为多比特翻转（Multiple Bit Upset，MBU，在 90nm 工艺下受重离子影响的存储器 2 位翻转出现的概率占 MBU 总]，并且由辐射剂量、粒子入射角度等因素的影响，极端情况下有发生 13[13]，在 65nm 工艺下存储器 3 位与 4 位翻转出现的概率占总概率的 45%工艺下极端情况有 18 位翻转的可能[8]，可以看出存储器随着工艺的进步 M位数是逐渐增多的，因此针对这种趋势研究相应的解决方案很有必要。如今，商用现货（Commercial Off-The-Shelf，COTS）器件因其标准化的上的应用具有很大的优势。商用现货一般是指将商用器件购买后直接应如高密封性、高产量、成本低等优点，但一般商用现货未经过抗辐射加固在使用商用现货器件的基础上设计加固方案以满足所需的抗辐射性能是路。

1 绪论Error Correcting Code，ECC）目前广泛应用于通程也日渐成熟，而存储器的错误模式与通信系统式采取合理的方案，而在存储器中使用的纠错码求，在此基础上寻求码率、编译码复杂度（电路 所示。本文正是基于此背景，对存储器抗单粒子


本文编号：2989816