4路并行2.5GPOS线卡输出策略研究—分析、设计与实现

发布时间：2021-02-19 10:28

　　随着因特网朝着高速化、宽带化的日益发展，人们对核心级路由器的处理能力、交换容量、吞吐速率等性能提出了越来越高的要求。 研究支持IPv4／v6、可扩展到T比特的高性能路由器，包括可扩展的系统结构、高速接口、大容量交换网络、转发引擎、存储管理与队列调度等。其中一个必须解决的课题，就是多路并行POS／LAN／wAN高速接口的实现。影响4×2.5GPOS线卡实现的难点主要有：高速率、高密度端口条件下如何保证系统输出效率；在当前PCB工艺的极限速度下如何设计电路；如何具有可扩展性等几个问题。 本文结合国家863项目“可扩展到T比特的高性能IPv4／v6路由器基础平台及实验系统”，从输出策略的角度，分析总结现有的输出策略优缺点，提出了一种分片分路输出策略（CCOS）。不但在理论模型的基础上进行了仿真，并且给出了相应线路接口卡工程上的解决方案。在实验环境中通过了测试，系统输出效率达到了100％。 本文的主要内容和创新点如下： ◆对现有的线卡输出策略，通过建立模型对比分析，总结其不足。找出需要改进之处。 ◆提出一种创新的，改进的分片分路输出策略（CCOS），分析其性能并用... 

【文章来源】：战略支援部队信息工程大学河南省

【文章页数】：53 页

【学位级别】：硕士

【部分图文】：

2.SGPOS线卡输出模块_〔作流程示意图

即将数据包送出FPGA时，采用单路整包缓存模式。模型示意图如图5所示: 2.SGbits/减)袭图5整包输出策略模型示意图采用这种输出策略时，所有从输出FPGA送到商用芯片的数据包，引卜成一队装入缓存，采用FIFO(先入先出)的方式送出。一调度机根据商用芯片一缓存指示给出的缓存满指示信号，控制FPGA数据包的输出。第6页

2.3.2整包分路输出策略整包分路输出策略，即将数据包送出FPGA时，采用四路整包缓存模式。模型示意图如图7所示:身输衰单孙数据总线IOGbits/s状态总线图7整包分路输出策略模型示意图采用这种输出策略的时，所有从输出FPGA送到商用芯片的数据包，按接口号排成四路队列装入缓存，采用FIFO(先入先出)的方式轮询后送出。调度机根据商用芯片缓存指示给出的缓存满指示信号，控制FPGA数据包I狗输出。一个数据包送入FPGA后，直接根据端口号放入相应的缓存中。然后按照简单轮询 (RoundRobin)的规则输出，每次每路缓存只输出一个包。这样的方式等于采取了输出排队结构 (OutPutQueucing)，消除了队头阻塞。系统输出效率w相对于整包输出策略有所提高。但当有某一路有突发业务或连续有长包时

【参考文献】：
期刊论文
[1]光同步数字传输网上直接传送IP原理及特点分析[J]. 崔雪梅.  重庆大学学报(自然科学版). 2000(03)
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硕士论文
[1]高速路由器调度方案的研究与实现[D]. 伊鹏.中国人民解放军信息工程大学 2003



本文编号：3040990