高速可复用SPI总线的设计与Verilog HDL实现

发布时间：2021-06-17 02:09

　　相对于并行总线,串行总线具有结构简单的优点。近年来人们对系统功能和性能的需求不断增长使得处理器需要的外设越来越多,这时串行总线相比于并行总线结构简单这一优点就逐渐显现出来了,因此应用范围也越来越广泛。SPI （Serial Peripheral Interface）串行外设接口总线是一种3线同步全双工串行通信接口总线,在很多新型器件如LCD模块、FLASH、EEPROM存储器、数据输入、输出设备上都采用了SPI接口。但是在很多场合,微控制器或微处理器本身又不具有SPI接口,给数据传输带来不便。在FPGA技术发展迅速的时代,解决这个问题最方便的办法就是集成一个SPI核到芯片上。本文的工作就是根据业界通用的SPI总线的标准,设计一种可复用的高速SPI总线。设计过程中很多变量都采用参数形式,具体应用于工程实践时根据实际需要更改参数即可,充分体现了可复用性。由于SPI本身没有应答机制,对传输时序要求比较严格,所以就需要一个稳定可靠的同步时钟。针对这种需要,本文工作中特别设计了一个对奇偶分频分别考虑的时钟生成模块提供可靠的同步串行时钟。执行串并转换功能的数据传输模块结构简单,消耗硬件资源少,但却... 

【文章来源】：河南大学河南省

【文章页数】：76 页

【学位级别】：硕士

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图3-4时钟相位置0时的时序[4]

产生时钟信号。时钟信号 SCK 从无效到有效的第一个时钟沿会引起主设设备都输出数据寄存器中的最高有效位 MSB。如图 3-6 所示，在模式 0 和 1 里没有那半个时钟周期的延迟，在第期一开始时钟信号就立刻改变它的电平。输入线上的数据在时钟信号由为无效的时钟沿（如果 CPOL=0 就是下降沿，如果 CPOL＝1 就是上升沿

5.1 仿真验证的必要性以往逻辑仿真是和后端设计分开的，即逻辑仿真没有考虑到后端的物理情况。这时如果后端发现问题可以修改前面的 HDL 代码，再进行仿真，如此迭代，最后满足设计要求。但是这种仿真方法不再满足目前 SoC 设计。因为当功能仿真通过后，后端不能满足设计要求时，由于 SoC 的千万门级电路，不可能再去修改代码，再修改布局布线等，否则花费的时间太长了。因此，业界推出了物理综合工具，在功能仿真时期即将后端的物理因素加以考虑，以减少设计迭代次数[2-3]。5.2 仿真验证结果整个设计完成后，用 Mentor Graphics 公司的 ModelSim SE PLUS 6.0d 仿真验证，下面分别是传输 8 位，16 位，64 位，128 位的仿真波形。


本文编号：3234244