SATA协议分析及其FPGA实现
发布时间：2021-06-27 08:54
并行总线PATA从设计至今已快20年历史,如今它的缺陷已经严重阻碍了系统性能的进一步提高,已被串行ATA（Serial ATA）即SATA总线所取代。SATA作为新一代磁盘接口总线,采用点对点方式进行数据传输,内置数据/命令校验单元,支持热插拔,具有150MB/s（SATA 1.0）或300MB/s（SATA 2.0）的传输速度。目前SATA已在存储领域广泛应用,但国内尚无独立研发的面向FPGA的SATA IP CORE,在这样的条件下设计面向FPGA应用的SATA IP CORE具有重要的意义。本论文对协议进行了详细的分析,建立了SATA IP CORE的层次结构,将设备端SATA IP CORE划分成应用层、传输层、链路层和物理层;介绍了实现该IP CORE所选择的开发工具、开发语言和所选用的芯片;在此基础上着重阐述协议IP CORE的设计,并对各个部分的设计予以分别阐述,并编码实现;最后进行综合和测试。采用FPGA集成硬核RocketIO MGT（RocketIO Multi-Gigabit Transceiver）实现了1.5Gbps的串行传输链路;设计满足协议需求、适合FPG...
【文章来源】：湖南大学湖南省 211工程院校 985工程院校 教育部直属院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
高速串行链路模例化接口3.2.2OOB控制模块
图3.10 8B/10B基本编码单元例化路8B/10B编码器并行工作，其中一路的解码单元的CRD输出延迟了一个时钟周期byte_ptr进行数据合并，形成32位数据流，单元实现对控制字符K28.3和K28.5的检测8b/10bencoder8b/10bencoderdec_k_char高10低109:0]CRDCRDp数据合并ptr16 32dec_
图3.12 8B/10B基本解码单元例化3.2 CRC-32 实现对于每一次帧传输，都必须插入 CRC 校验值。CRC 是跟随在数据串之后， EOFp 之前，CRC 校验范围覆盖帧传输的 SOFp 与 EOFp 基元之间所有数据，包含插入基元字符。SATA 协议规定使用 CRC-32 算法，并在协议附录中提供种参考计算模型，CRC 逻辑并行运算的具体算法请参考协议附录。CRC 校验成过程：首先输入 32 位数据与校验码寄存器内数据做异或运算，然后再进C 逻辑运算，计算结果通过校验码寄存器输出，整个计算在一个时钟内完成本设计中复位后校验码寄存器初始值为 0X52325032，协议中给出了一组测据：0X00308027 0XE1234567 0X00000000 0X00000001 0X00000000正确的计算结果为：0XEA8857F8整个计算逻辑的仿真结果如图 3.13 所示。
【参考文献】：
期刊论文
[1]基于RocketIO的高速串行协议设计与实现[J]. 胡锦,彭成,谭明. 微计算机信息. 2008(18)
[2]嵌入式SATA存储系统的研究[J]. 陈晓东,苏宛新,王化龙. 电子技术应用. 2008(04)
[3]基于RocketIO的光纤旋转连接系统的实现[J]. 吴志勇,高世杰. 计算机测量与控制. 2008(03)
[4]基于SATA的嵌入式高速大容量数据存储系统设计[J]. 叶朝锋,黄松岭,徐云,童允,袁燕岭. 电测与仪表. 2008(02)
[5]RocketIO的高速串行通道设计与验证[J]. 吴威,苏海冰. 单片机与嵌入式系统应用. 2008(02)
[6]硬盘的接口方式及技术指标解析[J]. 计算机与网络. 2007(Z1)
[7]RocketIO几个关键问题的解决方案[J]. 赵峥嵘,兰巨龙. 电子技术应用. 2005(12)
[8]时序模型建立的静态时序分析技术[J]. 林瑞清,孙佳佳,辛晓宁. 微电子学与计算机. 2005(10)
[9]ASIC设计中的静态时序分析技术[J]. 唐振宇. 电子与封装. 2005(10)
[10]FPGA的系统设计方法解析[J]. 程耀林. 现代电子技术. 2005(19)
硕士论文
[1]SATA内建自测试的电路设计与实现[D]. 马俊程.西安电子科技大学 2007
[2]PCI Express物理层的设计与实现[D]. 欧阳干.国防科学技术大学 2006
[3]基于FPGA的SATA控制器的研究与实现[D]. 范俊.华中科技大学 2006
本文编号：3252539
【文章来源】：湖南大学湖南省 211工程院校 985工程院校 教育部直属院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
高速串行链路模例化接口3.2.2OOB控制模块
图3.10 8B/10B基本编码单元例化路8B/10B编码器并行工作，其中一路的解码单元的CRD输出延迟了一个时钟周期byte_ptr进行数据合并，形成32位数据流，单元实现对控制字符K28.3和K28.5的检测8b/10bencoder8b/10bencoderdec_k_char高10低109:0]CRDCRDp数据合并ptr16 32dec_
图3.12 8B/10B基本解码单元例化3.2 CRC-32 实现对于每一次帧传输，都必须插入 CRC 校验值。CRC 是跟随在数据串之后， EOFp 之前，CRC 校验范围覆盖帧传输的 SOFp 与 EOFp 基元之间所有数据，包含插入基元字符。SATA 协议规定使用 CRC-32 算法，并在协议附录中提供种参考计算模型，CRC 逻辑并行运算的具体算法请参考协议附录。CRC 校验成过程：首先输入 32 位数据与校验码寄存器内数据做异或运算，然后再进C 逻辑运算，计算结果通过校验码寄存器输出，整个计算在一个时钟内完成本设计中复位后校验码寄存器初始值为 0X52325032，协议中给出了一组测据：0X00308027 0XE1234567 0X00000000 0X00000001 0X00000000正确的计算结果为：0XEA8857F8整个计算逻辑的仿真结果如图 3.13 所示。
【参考文献】：
期刊论文
[1]基于RocketIO的高速串行协议设计与实现[J]. 胡锦,彭成,谭明. 微计算机信息. 2008(18)
[2]嵌入式SATA存储系统的研究[J]. 陈晓东,苏宛新,王化龙. 电子技术应用. 2008(04)
[3]基于RocketIO的光纤旋转连接系统的实现[J]. 吴志勇,高世杰. 计算机测量与控制. 2008(03)
[4]基于SATA的嵌入式高速大容量数据存储系统设计[J]. 叶朝锋,黄松岭,徐云,童允,袁燕岭. 电测与仪表. 2008(02)
[5]RocketIO的高速串行通道设计与验证[J]. 吴威,苏海冰. 单片机与嵌入式系统应用. 2008(02)
[6]硬盘的接口方式及技术指标解析[J]. 计算机与网络. 2007(Z1)
[7]RocketIO几个关键问题的解决方案[J]. 赵峥嵘,兰巨龙. 电子技术应用. 2005(12)
[8]时序模型建立的静态时序分析技术[J]. 林瑞清,孙佳佳,辛晓宁. 微电子学与计算机. 2005(10)
[9]ASIC设计中的静态时序分析技术[J]. 唐振宇. 电子与封装. 2005(10)
[10]FPGA的系统设计方法解析[J]. 程耀林. 现代电子技术. 2005(19)
硕士论文
[1]SATA内建自测试的电路设计与实现[D]. 马俊程.西安电子科技大学 2007
[2]PCI Express物理层的设计与实现[D]. 欧阳干.国防科学技术大学 2006
[3]基于FPGA的SATA控制器的研究与实现[D]. 范俊.华中科技大学 2006
本文编号：3252539
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