40nm高性能TPSRAM的设计与实现

发布时间：2017-04-26 06:07

  本文关键词：40nm高性能TPSRAM的设计与实现，由笔耕文化传播整理发布。

【摘要】：在高性能微处理器中,SRAM存储器主要用于系统高速缓存。微处理器所需指令和数据首先存储在第一级高速缓存,第一级缓存的SRAM存储器,要求具有很快的速度,存储容量不需要太大。针对第一级高速缓存的性能需要,进行小容量高性能TPSRAM设计,TPSRAM是指以8管SRAM存储单元进行设计的存储器。TPSRAM在多款YHFT-X DSP芯片中应用,并且能够满足1G Hz的频率要求。存储器高性能体现在电路设计和版图设计两个方面,分成时钟模块、锁存模块、译码模块、存储模块和IO模块等五个模块分别进行设计。本文的设计体现在电路设计和版图设计两个层面上:1)存储器电路设计在时钟模块,使用门控逻辑单元产生门控时钟,减少时钟不必要翻转从而减少电路的功耗损失。读门控时钟后接一个窄脉冲产生电路,窄脉冲在能正确锁存GRBL(最终读出位线)基础上,将窄脉冲宽度调整到足够大,既可减少窄脉冲电路的延时单元使用而减小电路面积,又可减少GRBL通过触发器的延时而减小路径延时。在译码模块,由于定制存储器的规格容量小,使用静态CMOS逻辑的二级译码电路进行译码,会比动态译码电路具有更高稳定性和更低的功耗,同时译码速度也较快。在存储模块,存储阵列的存储单元由8管SRAM单元组成,8管SRAM单元在40nm工艺比传统6管SRAM单元的稳定性、漏电流、功耗和延时等方面都具有优势,对存储器整体的电路设计性能的提高起到重要作用。在IO模块,采用动态预充的方式,分两条路径将读出0和读出1传送到GRBL,然后使用窄脉冲SR触发器对GRBL进行锁存,该部分电路具有速度快、稳定性好和面积小等特点。2)存储器版图设计存储器版图的整体布局布线,采用镜像式左右对称的布局规划和布线设计,布局更加合理紧密,布线有效长度更短,有助于提高版图物理实现时的速度和稳定性,有利于降低版图的面积。对存储器的性能进行分析,了解存储器内部性能情况,然后与编译器存储器设计和半定制存储器设计进行对比。通过比较发现,全定制设计比半定制存储器设计的面积小74%,时序小18%,功耗小35%;比编译器存储器设计的面积小40%,时序小21%,功耗小55%。
【关键词】：8管SRAM单元 SRAM电路设计 SRAM版图设计 SRAM性能分析
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP333
【目录】：

• 摘要9-10
• ABSTRACT10-12
• 第一章 绪论12-18
• 1.1 研究背景12-15
• 1.1.1 SRAM的应用领域12-13
• 1.1.2 SRAM的发展趋势13-14
• 1.1.3 SRAM的存在问题14-15
• 1.2 研究现状15
• 1.3 课题研究15-17
• 1.3.1 存储单元电路设计15-16
• 1.3.2 地址译码电路设计16
• 1.3.3 输入输出电路设计16
• 1.3.4 脉冲锁存电路设计16
• 1.3.5 版图布局布线设计16-17
• 1.4 论文章节17-18
• 第二章 存储器电路设计18-33
• 2.1 电路整体结构18-20
• 2.1.1 SRAM存储器通用整体结构18-19
• 2.1.2 TPSRAM存储器的整体结构19-20
• 2.2 电路分体结构20-32
• 2.2.1 时钟模块20-22
• 2.2.2 锁存模块22-24
• 2.2.3 译码模块24-26
• 2.2.4 存储模块26-28
• 2.2.5 I O模块28-32
• 2.3 本章小结32-33
• 第三章 存储器版图设计33-52
• 3.1 版图整体设计33-38
• 3.1.1 存储器版图常用整体布局33-34
• 3.1.2 存储器版图对称整体设计34-36
• 3.1.3 TPSRAM32X32版图整体布局36-37
• 3.1.4 TPSRAM32X32版图整体布线37-38
• 3.2 版图分体设计38-47
• 3.2.1 存储阵列版图设计38-41
• 3.2.2 I/O模块版图设计41-44
• 3.2.4 数据锁存版图设计44
• 3.2.5 译码模块版图设计44-46
• 3.2.6 地址锁存版图设计46-47
• 3.2.7 时钟模块版图设计47
• 3.3 版图整体效果47-51
• 3.3.1 版图布局整体视图48-49
• 3.3.2 版图布线整体视图49-51
• 3.4 本章小结51-52
• 第四章 存储器性能分析52-66
• 4.1 环境建模52-55
• 4.1.1 寄生参数提取52-53
• 4.1.2 测试激励编写53-55
• 4.2 性能分析55-62
• 4.2.1 存储单元性能分析56-58
• 4.2.2 读写策略性能分析58-60
• 4.2.3 时钟树的性能分析60-62
• 4.2.4 建立保持时间分析62
• 4.3 性能比较62-65
• 4.3.1 全定制设计63
• 4.3.2 半定制设计63
• 4.3.3 编译器设计63
• 4.3.4 结果的比较63-65
• 4.4 本章小结65-66
• 第五章 结束语66-69
• 5.1 全文总结66-67
• 5.2 研究展望67-69
• 致谢69-71
• 参考文献71-75
• 作者在学期间取得的学术成果75

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