FPGA中嵌入式块存储器IP软核的设计与实现
发布时间：2021-07-27 12:27
知识产权（Intellectual Property,IP）软核是使用硬件描述语言对现场可编程逻辑器件（Field Programmable Gate Array,FPGA）的功能模块进行描述而形成的逻辑文件,它的高灵活性和可移植性,使其具有良好的可持续发展性与可推广性。在FPGA应用过程中,IP软核的合理设计能够有效地改善由硬件设计不足带来的缺陷。本文针对FPGA开发过程中IP软核可复用的特点,设计了用于直接生成IP软核的软件工具,从而简化FPGA的设计过程。本文主要研究了FPGA中嵌入式块存储器（Block Random Access Memory,BRAM）的结构和IP软核的设计流程,在此基础上,对传统IP软核的设计方法进行优化,并通过编写程序完成了改进后的IP软核设计方法的软件实现。本文的主要工作如下:首先,本文介绍了IP软核开发过程中涉及到的理论基础。阐述了FPGA的基础理论,包括硬件结构、工作原理和延时分析;同时,参照业界普遍使用的IP软核设计流程,详细介绍了FPGA嵌入式BRAM的IP软核开发过程。其次,本文研究了FPGA嵌入式BRAM的IP软核设计方法。基于传统的FPG...
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
图3.4双端口RAM读写数据的功能仿真
RAM 的读端口和写端口拥有自己的地址线、时钟信号，因此它的读操作和写操作互不影响。图3.5 伪双端口 RAM 读写数据的功能仿真将嵌入式 BRAM 配置成单端口 RAM，存储器的读端口和写端口的数据位宽为16bits、地址深度为 29bits，采用常规读写模式。单端口 RAM 的读写过程比较简单，它的仿真波形如图 3.6，在 Reset 为低电平的情况下，当写使能端有效时，写端口将输入数据写入存储器内部，输出端 Q 没有输出；当写使能端无效时，输出端 Q 将存储器内部的数据输出。单端口 RAM 的写端口和读端口共用一个地址
第三章 嵌入式 BRAM 的 IP 软核设计方法29图3.6 单端口 RAM 读写数据的功能仿真经过仿真测试，结果表明，这三种类型的存储器均能实现其相应的读写功能。3.3.2 数据位宽配置方式的功能仿真本节选取伪双端口 RAM 的存储类型对 IP 软核的位宽配置方式进行仿真。3.3.2.1 相同位宽配置方式相同位宽的配置方式下，可以选择是否启用字节使能信号控制数据的写操作。字节使能信号在数据写操作过程中保留某些字节的值，这可以有效地避免数据在读写过程中，因错误操作而更改不可变的值。图 3.5 是不启用字节使能信号的仿真图，图 3.7是启用字节使能信号的仿真图。图3.7 伪双端口 RAM 字节使能信号的功能仿真图 3.7 展示了字节使能信号 ByteEn 对写操作的影响。结合输出端 Q 的输出结果对图 3.7 中数据读写过程进行分析：当 ByteEn 的参数值为 2’b01 时，输入数据 Data的 0~7bits 写入到存储器内部，存储器内部数据的 9bits~16bits 保持不变；当 ByteEn的参数值为 2’b10 时
【参考文献】：
期刊论文
[1]一种基于时延配置表的FPGA静态时序分析算法[J]. 喻伟,陈恩耀,马海燕,祝周荣,宋雷军,王永孟. 太赫兹科学与电子信息学报. 2018(04)
[2]FPGA中嵌入式块SRAM的设计[J]. 刘义凯. 微处理机. 2017(03)
[3]基于PathFinder和拆线-重布的FPGA时序布线算法[J]. 刘洋,杨海钢,喻伟,崔秀海,黄娟. 计算机辅助设计与图形学学报. 2014(01)
[4]一种专用可重配置的FPGA嵌入式存储器模块的设计和实现[J]. 余慧,王健. 电子学报. 2012(02)
[5]IP复用技术的研究[J]. 葛晨阳,徐维朴,孙飞. 微电子学. 2002(04)
硕士论文
[1]FPGA布局算法研究和优化[D]. 王新晨.西安电子科技大学 2015
[2]高性能FPGA中的BRAM模块设计[D]. 张亚娟.深圳大学 2015
[3]FPGA中嵌入式块存储器的设计[D]. 王肖强.西安电子科技大学 2015
[4]深亚微米下统计静态时序分析算法研究[D]. 潘旻.哈尔滨工业大学 2014
[5]细颗粒FPGA布局布线算法优化与其软件实现[D]. 夏志铭.电子科技大学 2014
[6]高速低功耗静态随机存储器设计与验证[D]. 丁艳.北京交通大学 2013
[7]高性能FPGA可配置存储器的IP核设计[D]. 陈志超.西安电子科技大学 2009
[8]基于SoC的可复用IP软核设计方法的研究[D]. 赵尔宁.中国人民解放军信息工程大学 2005
本文编号：3305780
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
图3.4双端口RAM读写数据的功能仿真
RAM 的读端口和写端口拥有自己的地址线、时钟信号，因此它的读操作和写操作互不影响。图3.5 伪双端口 RAM 读写数据的功能仿真将嵌入式 BRAM 配置成单端口 RAM，存储器的读端口和写端口的数据位宽为16bits、地址深度为 29bits，采用常规读写模式。单端口 RAM 的读写过程比较简单，它的仿真波形如图 3.6，在 Reset 为低电平的情况下，当写使能端有效时，写端口将输入数据写入存储器内部，输出端 Q 没有输出；当写使能端无效时，输出端 Q 将存储器内部的数据输出。单端口 RAM 的写端口和读端口共用一个地址
第三章 嵌入式 BRAM 的 IP 软核设计方法29图3.6 单端口 RAM 读写数据的功能仿真经过仿真测试，结果表明，这三种类型的存储器均能实现其相应的读写功能。3.3.2 数据位宽配置方式的功能仿真本节选取伪双端口 RAM 的存储类型对 IP 软核的位宽配置方式进行仿真。3.3.2.1 相同位宽配置方式相同位宽的配置方式下，可以选择是否启用字节使能信号控制数据的写操作。字节使能信号在数据写操作过程中保留某些字节的值，这可以有效地避免数据在读写过程中，因错误操作而更改不可变的值。图 3.5 是不启用字节使能信号的仿真图，图 3.7是启用字节使能信号的仿真图。图3.7 伪双端口 RAM 字节使能信号的功能仿真图 3.7 展示了字节使能信号 ByteEn 对写操作的影响。结合输出端 Q 的输出结果对图 3.7 中数据读写过程进行分析：当 ByteEn 的参数值为 2’b01 时，输入数据 Data的 0~7bits 写入到存储器内部，存储器内部数据的 9bits~16bits 保持不变；当 ByteEn的参数值为 2’b10 时
【参考文献】：
期刊论文
[1]一种基于时延配置表的FPGA静态时序分析算法[J]. 喻伟,陈恩耀,马海燕,祝周荣,宋雷军,王永孟. 太赫兹科学与电子信息学报. 2018(04)
[2]FPGA中嵌入式块SRAM的设计[J]. 刘义凯. 微处理机. 2017(03)
[3]基于PathFinder和拆线-重布的FPGA时序布线算法[J]. 刘洋,杨海钢,喻伟,崔秀海,黄娟. 计算机辅助设计与图形学学报. 2014(01)
[4]一种专用可重配置的FPGA嵌入式存储器模块的设计和实现[J]. 余慧,王健. 电子学报. 2012(02)
[5]IP复用技术的研究[J]. 葛晨阳,徐维朴,孙飞. 微电子学. 2002(04)
硕士论文
[1]FPGA布局算法研究和优化[D]. 王新晨.西安电子科技大学 2015
[2]高性能FPGA中的BRAM模块设计[D]. 张亚娟.深圳大学 2015
[3]FPGA中嵌入式块存储器的设计[D]. 王肖强.西安电子科技大学 2015
[4]深亚微米下统计静态时序分析算法研究[D]. 潘旻.哈尔滨工业大学 2014
[5]细颗粒FPGA布局布线算法优化与其软件实现[D]. 夏志铭.电子科技大学 2014
[6]高速低功耗静态随机存储器设计与验证[D]. 丁艳.北京交通大学 2013
[7]高性能FPGA可配置存储器的IP核设计[D]. 陈志超.西安电子科技大学 2009
[8]基于SoC的可复用IP软核设计方法的研究[D]. 赵尔宁.中国人民解放军信息工程大学 2005
本文编号：3305780
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