高速数据缓存和开关矩阵设计与实现

发布时间：2017-04-27 12:08

  本文关键词：高速数据缓存和开关矩阵设计与实现，由笔耕文化传播整理发布。

【摘要】：随着现代社会的信息化程度越来越高,各种满足人们需求的信息量也在急剧增加,如此海量信息的高速、可靠、实时传输便成为研究人员关注的一个热点。由于业界之前广泛采用的是并行传输技术,其存在时钟和数据无法精确对齐、PCB布线困难以及信号间串扰严重等缺陷,使得传输速率的提升已经达到设计瓶颈,但仍不能满足日益增长的高速要求。而最近几年新兴的高速串行传输技术由于具有更高的带宽、更强的抗干扰能力和更便捷易用的接口等优点,正在迅速成为业界最流行的设计方式。在高速串行接口的具体实现过程中,越来越多的开发人员偏向于采用现场可编程门阵列(FPGA),其具有的良好可重构性、设计简单易实现等优点使得FPGA成为一种高性价比的技术手段。本论文以Xilinx公司FPGA作为实现平台,在深入研究高速串行收发器RocketIO GTX的基础上,完成了高速数据采集与存储系统的设计与实现。本系统以Virtex-6系列FPGA XC6VLX240T为设计平台,构建了高速数据开关矩阵,能够对ADC采集的射频信号进行分流控制,并实时存入SATA接口的磁盘阵列,并能通过专用高速接口对存储数据进行高速下载,将回读数据送至本地计算机和用户设备。本论文取得的主要研究成果为:1.完成了高速数据串行接口的设计与实现。针对高速串行传输技术的特点,深入研究并分析了RocketIO GTX的组成结构和工作原理。RocketIO作为精密器件,内部结构和参数配置十分复杂,采用普通的调用底层原语的方式非常麻烦和容易出错,而借助于Xilinx公司提供的IP核开发向导则使得设计变的简单易用。首先进行了GTX自身的环回测试,测试成功说明参数配置的正确,确保了基本通信链路的建立。其次进行了不同FPGA的GTX通信测试。由于GTX工作在很高的时钟频率控制下,其对于时钟的要求非常严苛,因此此处的时钟配置方式需要做出进一步修正,采用专用参考时钟路由驱动的方式。通过实际测试发现,RocketIO运行速率稳定可达3Gbps,满足该系统的要求。2.完成了高速数据缓存和开关矩阵的设计与实现。由于系统前端采集模块和后端磁盘阵列之间数据速率的差异,因此必须对数据速率进行转换和分流控制。本设计采用异步FIFO完成数据速率的匹配。接着对高速数据缓存和开关矩阵的具体实现方法进行了分析和设计,包括存储数据的分流、回读数据的合路和其他高速串行接口的设计,并在硬件平台上测试了实际的传输效果。整个模块采用Verilog HDL编写源代码,并进行了功能仿真和硬件测试,测试结果表明,该模块功能正确,运行稳定,满足系统的要求。
【关键词】：高速串行技术 Virtex-6 FPGA RocketIO GTX
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP333
【目录】：

• 摘要5-6
• ABSTRACT6-11
• 符号对照表11-12
• 缩略语对照表12-16
• 第一章 绪论16-20
• 1.1 课题背景及应用背景16
• 1.2 高速串行技术的优势及发展现状16-18
• 1.2.1 高速串行技术的优势16-17
• 1.2.2 高速串行技术的发展现状17-18
• 1.3 论文内容和章节安排18-20
• 第二章 系统方案设计与分析20-28
• 2.1 系统需求与方案设计20
• 2.2 数据采集模块的设计20-22
• 2.2.1 数据采集模块的设计20-21
• 2.2.2 数据采集模块的芯片选型21-22
• 2.3 高速数据缓存和开关矩阵的设计22-24
• 2.3.1 高速数据缓存和开关矩阵的设计22-23
• 2.3.2 高速数据缓存和开关矩阵的芯片选型23-24
• 2.4 存储控制模块的设计24-27
• 2.4.1 SATA接口简述24-25
• 2.4.2 存储控制模块的设计25-26
• 2.4.3 存储控制模块的芯片选型26-27
• 2.5 本章小结27-28
• 第三章 高速数据串行接.设计与实现28-56
• 3.1 高速数据串行接.设计方案28-29
• 3.2 RocketIO收发器介绍29-33
• 3.2.1 RocketIO主要组成部分29-31
• 3.2.2 RocketIO发送模块介绍31-32
• 3.2.3 RocketIO接收模块介绍32-33
• 3.3 RocketIO设计要点33-39
• 3.3.1 电源设计要点33-36
• 3.3.2 时钟设计要点36-37
• 3.3.3 其他设计要点37-39
• 3.4 与存储系统通信的高速串行接.设计与实现39-50
• 3.4.1 串行接口设计39-43
• 3.4.2 串行接口环回测试43-46
• 3.4.3 串行接口通信测试46-50
• 3.5 与ADC连接的高速串行接口设计与实现50-52
• 3.6 回放数据的高速串行接口设计与实现52-54
• 3.7 本章小结54-56
• 第四章 高速数据缓存和开关矩阵设计与实现56-78
• 4.1 数据存储开关矩阵设计与实现56-64
• 4.1.1 数据存储开关矩阵设计56-58
• 4.1.2 数据存储开关矩阵实现58-64
• 4.2 数据回放开关矩阵设计与实现64-75
• 4.2.1 数据回放开关矩阵设计64-67
• 4.2.2 数据回放开关矩阵实现67-75
• 4.3 时钟分配方案75
• 4.4 系统设计优化75-77
• 4.4.1 FPGA可靠性设计75-77
• 4.4.2 缓存设计优化77
• 4.5 本章小结77-78
• 第五章 总结和展望78-80
• 5.1 全文总结78
• 5.2 研究展望78-80
• 附录A 实物硬件平台80-82
• 参考文献82-84
• 致谢84-86
• 作者简介86-87
• 1.基本情况86
• 2.教育背景86
• 3.攻读硕士学位期间的研究成果86-87

【参考文献】

中国硕士学位论文全文数据库 前1条

1 禹应时;基于FPGA的高速数据采集系统设计[D];北京理工大学;2011年

  本文关键词：高速数据缓存和开关矩阵设计与实现，由笔耕文化传播整理发布。

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本文编号：330580