基于65nm CMOS工艺的高速SRAM设计

发布时间：2017-04-27 15:25

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【摘要】：随着集成电路设计技术、集成电路设计软件以及集成电路制造工艺的进步,将微处理器、模拟IP核、数字IP核以及存储器集成到一起的片上系统芯片(SoC)以其高集成度、高可靠性、低功耗和小的体积等优点越来越受到重视。而存储器在SoC芯片的面积中占据了50%以上,因此存储器的性能对SoC芯片性能的提升具有十分重要的影响。静态随机存储器(SRAM)因其低功耗和较快的数据存取速度等特点成为存储器研究领域的热点之一。本文分析了SRAM的基本架构以及SRAM所包含的各个模块,找出它们的优缺点。选取具有高性能特点的结构完成本次高速SRAM的设计。若每一列位线上连接的SRAM单元管数过多将造成了较大的位线电容,这将导致从SRAM单元中读取数据的速度降低,因此在本文中将位线分割成4段从而提高读写速度。SRAM在进行读写操作时如果字线一直处于高电平,外界干扰容易影响SRAM单元内保存的数据导致读写错误。本文采用脉冲字线技术,该技术在读写操作完成时就使字线降为低电平,从而有效的减小了SRAM单元内存储的数据被改写的概率。译码模块是SRAM的重要组成部分,其性能对SRAM工作速度具有十分重要的影响。本文设计了一种锁存型流水结构译码电路,该电路包括预译码电路以及二级译码电路。其中预译码电路在时钟为低电平时即SRAM不进行读写操作时开始译码运算,当时钟为高电平即SRAM开始读写操作时锁存之前的译码结果。对于二级译码电路,在本文中提出了一种具有较快工作速度的译码电路结构作为核心单元。相比于传统的译码器(这种译码器在时钟为高电平时,即SRAM开始进行读写操作时,才开始工作)采用本文提出的锁存型流水结构译码电路节省了预译码时间,同时第二级译码器的速度也得到提升因此具有较快的译码速度。精准的灵敏放大器使能信号(SAE)能够有效的提高数据的读取速度以及读取准确率。最早的SAE信号由反相器链产生,这种SAE信号产生的方式需要保留充分的裕度以保证能够正确的读出数据,并且反相器链的延时与所用工艺有关,随着工艺的进步工艺波动变大,采用反相器链产生的SAE信号的偏差变大,为确保正确读出数据则需要加大余量从而限制了读取数据的速度。为了克服以上问题,本文采用了可编程复制位线技术。该技术的原理与传统复制位线相似都是采用一列冗余单元来模拟位线电容,并通过复制单元放电来模拟数据的读取过程从而产生精准的SAE信号,其中冗余单元和复制单元的数目之和与一列存储单元的数目相同。其优点在于可以通过外部编程控制复制位线的放电速度,从而得以适应各种不同的工作环境。本文在SMIC 65nm工艺下实现了一款容量为512x32bit的高速SRAM。此次设计得到的芯片面积为197×116μm2,在典型工艺下前仿的访问时间为390ps,后仿的访问时间为560ps,流片测试结果表明该SRAM在典型工作电压范围内的访问时间为800ps。
【关键词】：高速SRAM 分割位线 锁存型流水译码器 脉冲字线
【学位授予单位】：安徽大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP333;TN402
【目录】：

• 摘要3-5
• Abstract5-10
• 第1章 绪论10-14
• 1.1 研究背景及意义10-11
• 1.2 国内外研究现状11-13
• 1.3 本文的主要研究工作13-14
• 第2章 SRAM概述14-21
• 2.1 SRAM总体框架14-15
• 2.2 SRAM存储单元15-18
• 2.2.1 传统6管SRAM存储单元15-17
• 2.2.2 8管SRAM存储单元17-18
• 2.3 SRAM存储阵列18-19
• 2.4 灵敏放大器19-20
• 2.5 本章小结20-21
• 第3章 时钟控制模块设计21-33
• 3.1 可编程复制位线技术21-24
• 3.1.1 采用反向器链产生SAE信号21
• 3.1.2 传统复制位线技术21-23
• 3.1.3 可编程复制位线技术23-24
• 3.2 脉冲字线技术24-28
• 3.3 内部时钟电路28-32
• 3.3.1 内部时钟产生电路28-30
• 3.3.2 读检测模块30-32
• 3.3.3 写检测模块32
• 3.4 本章小结32-33
• 第4章 高速译码器设计33-51
• 4.1 静态译码器33-36
• 4.1.1 传统静态译码器33-34
• 4.1.2 伪NMOS译码器34-35
• 4.1.3 树形译码器35-36
• 4.2 动态译码器36-39
• 4.2.1 传统动态译码器36-38
• 4.2.2 动态或非结构译码器38
• 4.2.3 Sense-Amp译码器38-39
• 4.3 译码电路延时优化39-43
• 4.3.1 反向器链延时的优化39-41
• 4.3.2 逻辑门电路延时的优化41-43
• 4.4 高速译码器设计43-50
• 4.4.1 译码器结构的选择43-44
• 4.4.2 7-128译码器的实现44-50
• 4.5 本章小结50-51
• 第5章 高速SRAM设计与验证51-57
• 5.1 512x32bit SRAM设计与仿真51-54
• 5.1.1 SRAM结构及管脚说明51-52
• 5.1.2 高速SRAM电路设计52-53
• 5.1.3 高速SRAM电路功能仿真53-54
• 5.2 SRAM版图的设计与后仿真54-56
• 5.2.1 SRAM版图设计54-55
• 5.2.2 SRAM后仿及流片测试55-56
• 5.3 本章小结56-57
• 第6章 总结与展望57-59
• 6.1 工作总结57
• 6.2 SRAM展望57-59
• 参考文献59-63
• 图表目录63-65
• 致谢65-66
• 攻读硕士期间申请的专利情况66

【参考文献】

中国硕士学位论文全文数据库 前10条

1 陈愿;一种工作在亚阈值条件下的低功耗九管SRAM单元的设计[D];安徽大学;2014年

2 周全;高速低功耗SRAM的设计与实现[D];国防科学技术大学;2013年

3 张巍;静态随机存取存储器IP核全定制设计与实现[D];湖南大学;2012年

4 孙燃;SRAM IP实速测试系统设计与测试[D];苏州大学;2012年

5 方海涛;高速低功耗嵌入式SRAM的设计[D];华中科技大学;2012年

6 仇名强;65nm高性能SRAM体系架构及电路实现[D];安徽大学;2012年

7 温亮;65nm工艺高性能SRAM的研究与实现[D];国防科学技术大学;2011年

8 邱浩鑫;非易失性存储器IP的功能研究与设计[D];电子科技大学;2010年

9 吕韬;高速低功耗嵌入式SRAM的设计与优化[D];国防科学技术大学;2009年

10 张金峰;亚65纳米SRAM的稳定性研究与设计[D];苏州大学;2008年

  本文关键词：基于65nm CMOS工艺的高速SRAM设计，由笔耕文化传播整理发布。

本文编号：330830