基于SPARC V8的Cache子系统优化设计技术研究

发布时间：2021-07-28 04:20

　　随着计算机技术的不断发展，微处理器的进步，使得人们对处理器的要求从高性能计算扩展到了生产生活的方方面面。并且针对特定应用的嵌入式处理器的需求越来越大。微电子技术的不断进步，使得构成处理器的晶体管的特征尺寸越来越小，晶体管的速度越来越高，进而处理器的运行频率越来越高。由于存储器的频率提升很慢，使得存储器逐渐的成为了限制计算机系统性能提升的瓶颈。为了提升计算机系统的性能，研究人员提出了存储系统的结构，Cache便是存储系统中，极其重要的组成部分。本文基于SPARC V8体系结构的嵌入式处理器，针对特定的嵌入式应用环境，实现了Cache子系统，包括指令Cache、数据Cache、以及二者与处理器及外部存储器之间的接口。通过选取特定的工作集作为激励，分别评估并分析了指令Cache、数据Cache在不同容量、不同相联度、以及不同行大小情况下的命中率，从而优化确定了Cache的容量、相联度和行大小。为了减小Cache不命中而填充时的开销，研究并分析了指令Cache运行时的行为，设计了在指令Cache填充过程中出现了分支指令时结束指令Cache的填充机制，这样可以减少不必要的指令Cache填充，使处... 

【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校

【文章页数】：68 页

【学位级别】：硕士

【部分图文】：

Cache结构图

全相联映象就是主存储器的任一块能够映象到 Cache 中的任一位置，如图 1-4示。图1-4 全相联映象方式这种方式的地址变换过程如图 1-5所示，主存储器号和 Cache 号的映象的关系，存储在目录表中。这个目录表有 3 个部分构成：就是主存块号，Cache块号和有效位。块号B 块内地址W块号b 块内地址wB b 1主存块B cache块b 有效位主存地址相联比较Cache地址命中目录表（有相联存储器构成，共Cb个字）图1-5 全相联地址变换

哈尔滨工业大学工程硕士学位论文- 28 -图3-1 指令 Cache 命中率评估图该图为在使用 LRU 替换算法时，针对特定的工件集，得出的命中率。横坐标为指令 Cache 的相联度，纵坐标为相应的命中率。根据该图中的数据并综合其他方面的要求，我们选择 4 路组相联的方式，将指令 Cache 的容量选择为32KB，行大小为 8 个字。选择替换算法为 LRU。指令 Cache 可以分为指令 Cache 的存储体以及指令 Cache 的控制器两个部分，存储体用来存储可提供 IU 运行的指令以及标志；控制器则对整个Cache 进行控制，实现其功能。3.2 指令 Cache 存储矩阵设计由于 ICACHE 采用四路组相联

【参考文献】：
期刊论文
[1]基于标志压缩的低功耗指令cache设计[J]. 杨名,于立新.  微电子学与计算机. 2008(05)
[2]低功耗的可重构数据Cache设计[J]. 肖斌,方亮,柴亦飞,陈章龙,涂时亮.  计算机工程与设计. 2007(07)
[3]基于记录缓冲的低功耗指令Cache方案[J]. 马志强,季振洲,胡铭曾.  计算机研究与发展. 2006(04)
[4]一种低功耗高性能的滑动Cache方案[J]. 赵学梅,叶以正,李晓明,时锐.  计算机研究与发展. 2004(11)
[5]以基本块为单位的非顺序指令预取[J]. 沈立,戴葵,王志英.  计算机工程与科学. 2003(04)
[6]一种硬件预取机构及其对系统影响的研究[J]. 邓让钰,谢伦国,肖立权.  计算机工程与科学. 2001(06)
[7]一种高效预取机制的设计与实现[J]. 杨波,高德远,张盛兵.  微电子学与计算机. 2001(01)

硕士论文
[1]动态可配置分离Cache的研究与设计[D]. 张彬.西北工业大学 2007



本文编号：3307199