DSP片上总线低功耗编码的研究与设计

发布时间：2021-07-31 10:31

　　本文提出了一种新的基于深亚微米工艺下的总线功耗模型的总线低功耗编码方案——邻位反转编码。这一编码方案,着重考虑了深亚微米工艺下线间耦合效应,相对于原有的基于孤立总线模型的编码方案更为有效。将这一算法应用到文中实现的定点DSP平台上。实验数据证明,这一模块可以有效的降低DSP总线传输随机数据时的动态功耗接近50%,相对于传统编码技术优化效果提高20%,并且保证系统功能的正确性。虽然总线编码技术在芯片后端设计时有其局限性,但是这一技术可以在DSP的RTL级设计时引入,对其工艺,电气性能和体系结构都没有特殊要求,有很强的灵活性和可重用性。同时总线编码技术对于降低DSP总线功耗有明显的效果,所以这一技术对DSP低功耗设计有重要的意义。 

【文章来源】：上海交通大学上海市 211工程院校 985工程院校 教育部直属院校

【文章页数】：68 页

【学位级别】：硕士

【部分图文】：

PMOS管的反向偏置电流[2]

功率缩小为原来的2k 倍，功率密度(每单位面积功耗 1/k。级的另一个低功耗设计就是封装技术的改进，封装技术对芯，芯片级的 I/O 功耗大约占整个系统功耗的 1/4 到 1/2，因此先考虑的是减少 I/O 功耗。对于传统的封装技术，每个封装管pF。由于动态功耗与电容成线性关系，芯片间的 I/O 接口电容组功耗的 25%到 50% 对于具有多芯片的系统，减小 I/O 电容有积极的意义。级低功耗技术电路级设计方面，第一个要考虑的问题就是动态逻辑和静态辑中，节点电压总是维持在 0 或 1，但在动态逻辑中，节点电荷来保持的。图 4 显示了分别用静态和动态逻辑实现[2]。动态逻辑的时钟周期分成预充电和实现逻辑输出两阶段

大的设计时期，总线线间距离也较大，在动态功耗每个总线节点的等效电容是独立的固定值，为线与功耗公式2 21 1N Ndyn i i i i i ii iP α C V f V f αC= == ∑ =∑ 所采用的总LCLCLCLCICIC(1) (2) (3) (n)图 7 总线电容模型Fig.7 Wire coupling capacitance model下的总线电容模型艺进入深亚微米后，芯片上元件密度也大副增加，是简单的以孤立节点为分析单位。图 8 是深亚微米看到不仅线与地之间，线与线之间也存在着大量的

【参考文献】：
期刊论文
[1]一种降低DSP芯片总线功耗的设计方案[J]. 成嵩,王东琳,李立健.  计算机应用研究. 2005(10)

博士论文
[1]低功耗嵌入式微处理器的VLSI设计研究[D]. 李侠.复旦大学 2004
[2]低功耗微处理器体系结构的研究与设计[D]. 杨波.西北工业大学 2002



本文编号：3313298