浮点32位ALU研究及IP设计

发布时间：2021-08-12 21:16

　　ALU是DSP的核心处理单元。本文主要研究浮点ALU的算法、结构,并在确定算法、结构的基础上对浮点ALU进行了IP化设计。第1章介绍自主开发设计DSP芯片及建立IP库的意义,进而介绍在DSP芯片设计中ALU的发展情况。第2章主要介绍SMDSP的CPU体系结构及数据格式。第3章主要介绍各种加法器的结构,以及标准浮点路径的设计。并且提出了算逻分离的设计思想和FALU IP设计中的低功耗策略。第4章主要介绍SMDSP-FALU的具体结构及IP的设计。本FALU分为两条路径18个模块,分别完成逻辑和算术操作,支持106条指令。在详细的分析了FALU的结构以后,本章也重点的介绍了FALU的IP设计以及IP设计过程中的设计策略。第5章主要介绍了FALU IP的仿真与验证。以指令为例介绍了对代码的功能仿真;以模块为例介绍了对综合后网表进行的形式验证。 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：80 页

【学位级别】：硕士

【部分图文】：

SMDSP-CPU结构图

浮点 32 位 ALU 研究及 IP 设计得到。和输出信号s可以表示a,b两表示，还需要一个权值较s高的一生了溢出。操作及其逻辑表达式如下所示；操作： =a+b 表达式

图 3.2 不同的全加器结构图3.1.2 串行进位加法器对串行进位加法器进一步按照进位信号的产生及其传播方法分类，又可以分为波进位加法器和曼彻斯特进位加法器。1）行波进位加法器（RCA：Ripple Carry Adder）[9]用n个一位的全加器可以计算两个n位数据的加法操作（准确的说应是n-1 个全器和 1 个半加器，由于最低位的数据没有进位输入）。这n个全加器的Cout与相邻高的Cin相连，即在第i位的位置，操作数A和B的第i位与从前一级加法器的进位信号用产生和的第i位Si，以及向下一级加法器的进位信号Ci+1。由于进位信号从最低有效“波状传递”到最高位，因此这种加法器称为行波进位加法器。其对应的算术操作逻辑表达式以及面积和延迟的复杂性度量如下所示。（1） 算术操作：2nCout+S=A+B+Cin(3-1

【参考文献】：
硕士论文
[1]32位浮点加法器的优化设计[D]. 高海霞.西安电子科技大学 2002



本文编号：3339090