基于RISC-V处理器的物联网芯片设计

发布时间：2021-08-26 17:12

　　物联网中智能终端设备的数量不断增加会导致网络瘫痪以及反应迟钝,为解决上述问题,提出了具备智能感知和数据处理能力的智能终端核心芯片设计方案。该方案采用IP核复用的方法,以RISC-V开源处理器核为基础,并采用人工神经网络固有的并行性实现ANN硬件加速,并根据网络规模的大小动态调整PE单元,从而实现物联网传输速度和能耗之间的平衡。实验结果表明,相对于其他的ANN执行,本方案可实现64.25倍的速度提升。 

【文章来源】：电子测试. 2020,(11)

【文章页数】：3 页

【部分图文】：

芯片架构图

为了降低芯片功耗简化芯片设计难度,采用各种IP核的复用。系统总线作为处理器中各组件之间信息的通路,因此系统总线的设计直接决定处理器的运行效率。为了简化设计,本文采用AMBA总线实现各模块之间的互联,AMBA总线主要包括AXI接口,ASB接口,AHB接口和APB接口,这些总线之间可以通过转接桥的方式相互连接,本系统的总线设计如图3所示。AXI总线具有高性能,高带宽,低延时等特点,AXI总线包括五个事务处理通道:读地址,读数据,写地址,写数据和写响应。AXI接口信号包括读通道和写通道两类,在图4中,以Ax开头的信号表示读/写地址通道共用的信号,以x开头的信号表示五个通道公用的信号。

本系统采用软硬件协同的方式对系统进行验证,通过在仿真平台上搭建测试平台,实现对各功能的验证。该仿真平台基于Ubuntu 18.04,采用ModelSim仿真软件和Vivado设计套件实现。仿真平台的运行流程如图5所示。代码通过RISC-V工具链进行编译后生成二进制文件,然后将二进制文件加载到ASIC以及FPGA开发板中,然后通过使用Vivado对FPGA开发板的功能进行验证,通过编译RTL代码,生成FPGA源文件和ModelSim仿真文件,然后分别加载到FPGA原型机以及RTL功能仿真系统中进行验证。经过ASIC芯片,FPGA原型机记忆RTL功能仿真测试之后生成相应的测试报告。

【参考文献】：
期刊论文
[1]基于智能配电网关键技术的城市配电网规划[J]. 沈佳静.  山东工业技术. 2019(12)
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[3]信息物理系统在工业4.0中的应用探究[J]. 田竞豪.  通讯世界. 2019(01)
[4]边缘计算及其在制造业中的应用模式研究[J]. 范天伟,胡云,林晨,范星宇.  信息通信技术. 2018(05)

硕士论文
[1]基于RISC-V指令集微处理器的运算模块设计[D]. 关文博.黑龙江大学 2018



本文编号：3364641