Cache访存并发度解析建模

发布时间：2021-08-30 08:55

　　Cache访问缺失对处理器性能影响巨大。非阻塞Cache支持多个发生Cache访问缺失请求并发服务,这将极大地减少处理器等待访问缺失服务的总延迟。作为衡量非阻塞Cache的重要性能指标,访存并发度代表可被并发处理的Cache缺失个数,且该指标不易通过仿真或者解析的方式获得。本文量化Cache缺失率对访存并发度的影响,建立了关于访存并发度的解析模型,它比现有的模型考虑的因素更为全面,并且精度更高。本文的主要工作包括两个方面:第一,针对前人提出的基于访存依赖关系的解析模型,分析并总结出各影响因素和访存并发度的关系,这些影响因素包括访存指令数、访存关键路径上含有的访存指令数、重排序缓冲区和Miss Status Handling Registers（MSHR）容量;同时,本文在gem5仿真器中复现基于访存依赖关系的模型工作,观测模型的精度并详细分析解析模型精度不高的原因。第二,本文考虑Cache缺失率与访存并发度的关系,建立访存并发度解析模型。针对Cache和重排序缓冲区大小的不同组合,为了减少模型输入的采样次数,本文深入地研究模型的输入——指令窗口中的缺失率。与此同时,本文详细介绍了模型验... 

【文章来源】：东南大学江苏省 211工程院校 985工程院校 教育部直属院校

【文章页数】：75 页

【学位级别】：硕士

【部分图文】：

访存并发度随访存指令占比变化图

东南大学工程硕士学位论文组；纵坐标为访存并发度的大小，通过仿真器 gem5 全系统仿真获得。从图中可随着重排序缓冲区的容量增大而增大，在重排序缓冲区的大小为 20~100 时，访存。受指令本身的依赖关系的限制，变化曲线在 100 之后逐渐趋于平缓。所以，重排响访存并发度的一个硬件因素。

第三章 基于访存依赖关系的模型分析验证表访存并发度的值。除了不同的 MSHR 容量，其他的硬件配置都是不变的，重排数据 Cache 的大小和关联数分别为 64KB 和 4，具体如图 3-4 所示。当 mshr=1 时，存中访存数据的 Cache 缺失请求数为多少，都会受到 MSHR 容量数的限制。如果条 Cache 缺失请求，访存并发度最多只能为 1。当 mshr=500 时，代表访存并发度不受时呈现出来的也就是程序本身的访存并发度，本文重点研究程序本身的访存并发度

【参考文献】：
期刊论文
[1]存储级并行与处理器微体系结构[J]. 谢伦国,刘德峰.  计算机学报. 2011(04)
[2]浅析访问局部性原理在Cache存储系统中的作用[J]. 王恒娜.  安徽大学学报(自然科学版). 2005(01)



本文编号：3372475