一种信号发生器高速内部总线实现方法

发布时间：2021-09-03 01:05

　　该文在研究信号发生器硬件平台总线架构的基础上,分析了低速设备对仪器性能的影响,基于FPGA提出了一种信号发生器高速内部总线实现方法,提升了内部总线带宽,可移植性强,具有很大的应用价值。 

【文章来源】：电子质量. 2020,(06)

【文章页数】：4 页

【部分图文】：

本地总线时序仿真

为了解决低速设备导致仪器性能下降的问题，本文设计了一个新的电路。在低速设备与PCIe总线端口之间加入了一块FPGA，此FPGA具有PCIe总线IP核，可实现PCIe总线的高速时序与设备的低速时序之间的实时转换。方案框图如图1所示，仪器里多了一个用FPGA实现的PCIe高速设备，直接与PCIe总线连接，众多的低速设备连接在FPGA实现的PCIe设备下。在这个新的硬件平台中，CPU把FPGA看成是一个普通的高速本地设备，CPU以高速时序对FPGA进行操作，同时FPGA管理众多的低速设备，解析CPU对低速设备发出的操作命令。FPGA实现CPU高速时序与低速设备时序之间的实时转换，所以FPGA设备本质就是一个时序转换器。转换电路主要包括两个部分：FPGA中PCIe总线控制模块和本地总线控制模块。其中，PCIe总线控制模块用于CPU和FPGA之间的数据交互；本地总线控制模块用于实现对CPU命令的解析、控制低速备的状态，完成CPU与低速设备之间数据交互。由于PCIe总线是一种标准总线接口，另外具有PCIe IP核的FPGA价格便宜，所以本文设计的高速内部总线电路模块功能独立，软硬件可移植性较高。2 方案实现

DMA传输模式中，CPU只控制初始化，数据由DMA控制器直接将数据从一个地址空间复制到另一个地址空间，占用处理器周期少，传输效率高。当有数据需要传输时，应用程序向PCIe接口模块发起一个DMA传输请求，DMA缓冲区需要先判断是否已满，可通过缓冲区读写地址指针差值判断。如果缓冲区读写地址指针差为1，此时缓冲区已满，PCIe接口模块会阻塞数据缓存，反之，接口模块响应传输请求并启动DMA传输。接口模块按照TLP字节顺序封装DMA数据流，封装好的数据包通过总线发送出去，并通过数据流结尾标识位判断此次DMA传输是否完成，如果完成，缓冲区地址队列写指针加1，同时当前地址指针封装成TLP包发送给设备驱动程序。当一次DMA传输完成后，产生一次中断信号，然后通过解析接收到的TLP数据包获得DMA读地址指针。循环上述流程可以实现DMA数据传输操作，如图2所示。2.1.2 PCIe中断的实现


本文编号：3380093