采用多次复用策略的7T1R非易失性SRAM研究

发布时间：2021-09-04 03:15

　　随着移动芯片以及诸多功耗限制型集成电路应用的快速发展,如何减少芯片的功耗成为超大规模集成电路（Very Large Scale Integration Circuit,VLSI）设计的重要挑战。其中,静态随机存储器（Static Random Access Memory,SRAM）因其运算性能方面的优越性而被广泛应用于各种处理器的缓存和片上系统（System On Chip,SOC）中的嵌入式存储器,因此对于SRAM的低功耗设计成为研究的热点。同时,SRAM作为一种易失性存储器,在掉电情况下存储的数据会丢失。本文设计了一种低功耗和非易失性SRAM（nonvolatile Static Random Access Memory,nvSRAM）电路结构,电路在SRAM处于闲置状态时候通过关断电源可以实现这一阶段零泄漏的静态功耗。本文主要工作如下:在非易失性设计的基础上,结合阻变随机存储器（Resistive Random Access Memory,RRAM）,本文提出了一种采用多次复用策略的7T1R nvSRAM单元。这一复用策略单元中的部分晶体管扮演多重角色,以实现面积上的优化。除此之... 

【文章来源】：安徽大学安徽省 211工程院校

【文章页数】：59 页

【学位级别】：硕士

【部分图文】：

SRAM阵列结构图

如图2.2显示了一种电压锁存型灵敏放大器电路结构[19]。其中位线BL和BLB被连接至灵敏放大器的输入端。PRE信号线作为P3和P4预充晶体管的控制信号线,SA作为P5、P6以及N5的使能信号。在非放大工作状态期间,PRE和SAE均为低电平,以预充内部节点OUT和OUTB至电源电位。在读操作开始时候,选中单元经字线开启,SRAM内部节点对位线进行放电。当位线对形成足够的电压差之后,SAE由低电平切换至高电平以关断P5,P6从而切断灵敏放大器和位线的连接。N5使能管的开启使得灵敏放大器产生高增益的正反馈以加快数据的读出过程。2.1.3 译码电路

存储单元的阵列排布为译码器的译码寻址从而选中相应的单元提供了可能。译码器主要由与非门构成,对应于存储阵列的行和列,分为行译码和列译码。对于较大容量的存储阵列而言还存在着用于选中不同片的片选地址译码器。译码器的输入为N个地址信号线,输出形成2N个寻址信号线,如图2.3显示了2-4译码器的电路结构。译码器的译码输出速度也是影响存储器读写性能的一个重要因素,为了减小这一部分结构延迟,可以对译码电路进行分级处理。其中第一级称为预译码,即地址在这一级上先被译码,随后在下一级输出字线或位线。分级译码的方式减少了译码电路所需的晶体管数目并且减小了输出延迟。2.2 SRAM单元基本原理

【参考文献】：
期刊论文
[1]Cache Power Optimization Based on Compare-Based Adaptive Clock Gating and Its 65nm SoC Implementation[J]. LI Jie,WAN Xing,WU Jianbing,SHAN Weiwei.  Chinese Journal of Electronics. 2017(01)

硕士论文
[1]基于RRAM非易失平均7T1R静态随机存储器研究[D]. 倪吉祥.安徽大学 2017
[2]基于65nm SRAM的低失调灵敏放大器的分析与设计[D]. 常红.安徽大学 2014
[3]RRAM存储单元设计[D]. 任思伟.西安电子科技大学 2013



本文编号：3382447