高速1553B总线接口的设计及实现
发布时间：2021-09-25 20:43
1553B总线的高速、高可靠性、实时性等特点使其在军事、民用领域得到广泛应用,已经发展为国际公认的数据总线标准。1553B总线系统中最关键部分是总线接口处理器,由于1553B总线接口芯片设计的复杂性,现在市场上可用的芯片多从国外公司进口,价格高昂,最新一代产品仍然对华禁运。国内生产出的该类产品性能相对落后,传输速率低,已不能适应系统对高传输速率的要求。所以独立研发1553B协议处理器对于我国国防建设和国民经济的发展具有重大意义。本文在深入研究MIL-STD-1553B协议GJB289A-97标准,MIL-HDBK-1553A及GJB/Z209-2002应用手册,国外主流芯片设计和使用手册的基础上;确定整体架构,模块划分;完成各子模块的正向设计和仿真验证,最后在FPGA上通过板级调试。本文重点介绍曼彻斯特编解码器、总线控制器（BC）、远程终端（RT）和其它模块的设计,详细给出各模块的逻辑框图、端口信息、仿真结果。测试结果表明设计出的1553B总线接口具有高速（10Mbps）,高可靠性,实时性等优点,而且兼容低速1553B产品。
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
编解码器仿真图
图 3.8 CPU 读写 SSRAM 时序○2 CPU读SSRAM过程（如图3.8所示）：第一步：采样到_select_sync_2d 或_strbd_sync_2d 将_ioen 拉低第二步：采样到_ioen_falledge 为低时，给出读 SSRAM 控制信号。其中sram_cen_inr 为一个周期的低脉冲信号。第三步：RAM 采样到有效的读信号时，将数据读出第四步：数据读出后给出_ready 数据准备好信号，表明数据已经读出第五步：当检测到_strbd_sync_2d 为高时，将_ioen ,_ready 拉高，到此便完成了一个读 SSRAM 过程。(2) CPU 读写寄存器图 3.9 为 CPU 读写寄存器的时序：第一个_strbd 低电平期间执行寄存器写操作（向 16’h0002 号寄存器写入数据 16’h1234）；第二个_strbd 低电平期间执行读操作（从 16’h0002 号寄存器读出得到数据 16’h1234）。
图 3.8 CPU 读写 SSRAM 时序○2 CPU读SSRAM过程（如图3.8所示）：第一步：采样到_select_sync_2d 或_strbd_sync_2d 将_ioen 拉低第二步：采样到_ioen_falledge 为低时，给出读 SSRAM 控制信号。其中sram_cen_inr 为一个周期的低脉冲信号。第三步：RAM 采样到有效的读信号时，将数据读出第四步：数据读出后给出_ready 数据准备好信号，表明数据已经读出第五步：当检测到_strbd_sync_2d 为高时，将_ioen ,_ready 拉高，到此便完成了一个读 SSRAM 过程。(2) CPU 读写寄存器图 3.9 为 CPU 读写寄存器的时序：第一个_strbd 低电平期间执行寄存器写操作（向 16’h0002 号寄存器写入数据 16’h1234）；第二个_strbd 低电平期间执行读操作（从 16’h0002 号寄存器读出得到数据 16’h1234）。
【参考文献】：
期刊论文
[1]1553B总线通讯的可靠性设计[J]. 代霜,王槐,徐抒岩. 光机电信息. 2010(09)
[2]1553B总线通信系统可靠性分析[J]. 黄家平,王明皓,谢慧玲,吕朝晖. 飞机设计. 2010(02)
[3]1553b数据总线协议分析[J]. 戴虹. 科学技术与工程. 2008(13)
[4]MIL-STD-1553B总线曼彻斯特码编码器的CPLD实现[J]. 唐剑,王勇. 技术与市场. 2008(02)
[5]1553B总线系统优化及可靠性设计[J]. 郭泽仁. 山东理工大学学报(自然科学版). 2008(01)
[6]基于1553B总线协议IP核的设计[J]. 颜学龙,梅明. 半导体技术. 2007(05)
[7]1553B总线协议IP核设计与实现[J]. 周密,金惠华,尚利宏,李化云. 电子器件. 2007(01)
[8]GJB289A-97《数字式时分制指令／响应型多路传输数据总线》系列标准编制与应用[J]. 黄永葵,吴建民,李卫民. 航空电子技术. 2006(02)
[9]1553B总线系统的可靠性机制[J]. 孙旭光. 系统工程与电子技术. 1991(03)
硕士论文
[1]嵌入式1553B总线通信卡的设计与研究[D]. 张浩.南京理工大学 2008
[2]基于FPGA的1553B总线接口技术研究及实现[D]. 贾永来.电子科技大学 2008
本文编号：3410410
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
编解码器仿真图
图 3.8 CPU 读写 SSRAM 时序○2 CPU读SSRAM过程（如图3.8所示）：第一步：采样到_select_sync_2d 或_strbd_sync_2d 将_ioen 拉低第二步：采样到_ioen_falledge 为低时，给出读 SSRAM 控制信号。其中sram_cen_inr 为一个周期的低脉冲信号。第三步：RAM 采样到有效的读信号时，将数据读出第四步：数据读出后给出_ready 数据准备好信号，表明数据已经读出第五步：当检测到_strbd_sync_2d 为高时，将_ioen ,_ready 拉高，到此便完成了一个读 SSRAM 过程。(2) CPU 读写寄存器图 3.9 为 CPU 读写寄存器的时序：第一个_strbd 低电平期间执行寄存器写操作（向 16’h0002 号寄存器写入数据 16’h1234）；第二个_strbd 低电平期间执行读操作（从 16’h0002 号寄存器读出得到数据 16’h1234）。
图 3.8 CPU 读写 SSRAM 时序○2 CPU读SSRAM过程（如图3.8所示）：第一步：采样到_select_sync_2d 或_strbd_sync_2d 将_ioen 拉低第二步：采样到_ioen_falledge 为低时，给出读 SSRAM 控制信号。其中sram_cen_inr 为一个周期的低脉冲信号。第三步：RAM 采样到有效的读信号时，将数据读出第四步：数据读出后给出_ready 数据准备好信号，表明数据已经读出第五步：当检测到_strbd_sync_2d 为高时，将_ioen ,_ready 拉高，到此便完成了一个读 SSRAM 过程。(2) CPU 读写寄存器图 3.9 为 CPU 读写寄存器的时序：第一个_strbd 低电平期间执行寄存器写操作（向 16’h0002 号寄存器写入数据 16’h1234）；第二个_strbd 低电平期间执行读操作（从 16’h0002 号寄存器读出得到数据 16’h1234）。
【参考文献】：
期刊论文
[1]1553B总线通讯的可靠性设计[J]. 代霜,王槐,徐抒岩. 光机电信息. 2010(09)
[2]1553B总线通信系统可靠性分析[J]. 黄家平,王明皓,谢慧玲,吕朝晖. 飞机设计. 2010(02)
[3]1553b数据总线协议分析[J]. 戴虹. 科学技术与工程. 2008(13)
[4]MIL-STD-1553B总线曼彻斯特码编码器的CPLD实现[J]. 唐剑,王勇. 技术与市场. 2008(02)
[5]1553B总线系统优化及可靠性设计[J]. 郭泽仁. 山东理工大学学报(自然科学版). 2008(01)
[6]基于1553B总线协议IP核的设计[J]. 颜学龙,梅明. 半导体技术. 2007(05)
[7]1553B总线协议IP核设计与实现[J]. 周密,金惠华,尚利宏,李化云. 电子器件. 2007(01)
[8]GJB289A-97《数字式时分制指令／响应型多路传输数据总线》系列标准编制与应用[J]. 黄永葵,吴建民,李卫民. 航空电子技术. 2006(02)
[9]1553B总线系统的可靠性机制[J]. 孙旭光. 系统工程与电子技术. 1991(03)
硕士论文
[1]嵌入式1553B总线通信卡的设计与研究[D]. 张浩.南京理工大学 2008
[2]基于FPGA的1553B总线接口技术研究及实现[D]. 贾永来.电子科技大学 2008
本文编号：3410410
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