用于存储器加固的MC与LDPC研究与设计

发布时间：2021-11-03 09:47

　　随着集成电路的发展,集成电路的尺寸变小使得供电电压变小,导致电路更易受到噪声影响,电路变得更容易失效。因此保证集成电路在宇宙环境或者核辐射等特殊环境下正常运行的抗辐射加固研究成为了一个重要的研究课题。存储器是集成电路的重要组成部分,存储密度增加使得存储器发生多位错误的概率变大。本文针对SRAM存储器设计了一类矩阵码纠错电路,其可以修正辐射环境中的高能粒子对存储器造成的多位翻转。在编码设计中,将一个字在逻辑上划分为多个4阶矩阵,提出了一种矩形循环校验法构造校验位。所设计的矩阵纠错码可以对数据位宽为16比特的字中最高6位数据宽度的翻转进行纠错。在码字的逻辑输入过程中,选择性的存放码字比特以确保冗余位发生翻转不影响电路可靠性。以降低矩阵码纠错性能或增加冗余位为代价降低了电路复杂度。对提出的算法进行电路设计并进行了可靠性分析和硬件开销分析,同目前已知的纠错码进行比较,研究的矩阵码拥有更强的多位翻转修正能力。所设计的多种译码方案中同目前已知的纠错码比较,拥有更好的平均失效时间（MTTF）。本文还设计了一种用于NAND Flash存储器加固的EG-LDPC大数逻辑译码电路。在电路实现中,首先存储E... 

【文章来源】：西南科技大学四川省

【文章页数】：64 页

【学位级别】：硕士

【部分图文】：

SRAM软错误原理示意图

图 1-3 MCU 和 SCU 在 90,65,45nm 工艺下的分布情况[15CU and SCU distributions in three technology sizes: 90, 65,尺寸降低到 180nm 后电压降低趋于饱和，相邻节荷积累效率降低使得存储器发生单粒子翻转的概更近，因此当辐射粒子轰击在器件上时，存储

图 1-4 总剂量测试下 MLC NAND Flash 数据比特错误计数[194 Bit errors versus dose MLC NAND flash memories in No Refres出了 NANDFlash 的 SLC 及 MLC 两种结构在不同纳米强度的情况下的 SEU 实验结果。实验表明，相比于 储器有着更好的辐射鲁棒性，可靠性和耐久性。图 1

【参考文献】：
期刊论文
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[3]龙芯X微处理器抗辐照加固设计[J]. 杨旭,范煜川,范宝峡.  中国科学:信息科学. 2015(04)
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硕士论文
[1]抗辐射加固SRAM设计[D]. 王博.西安电子科技大学 2015
[2]星载LDPC编译码器研究[D]. 李晓光.西安电子科技大学 2013
[3]LDPC码在SRAM加固中的应用研究[D]. 张艳晶.哈尔滨工业大学 2010



本文编号：3473476