基于指令逻辑控制的安全CPU架构设计
发布时间：2021-11-09 02:41
现有的中央处理器（Central Processing Unit,CPU）只有指令执行功能,存在安全机制不健全等问题。为防止CPU遭到恶意代码的攻击,提出一种对CPU预提交的指令逻辑进行控制的安全CPU架构设计。通过在CPU的取指、译码、调度、发射、执行、提交、ICache、发射队列IQ、ROB和内存接口等阶段对其指令和操作数进行监控,对CPU每条指令进行控制,实现信息安全机制下沉,从而发现并阻止恶意指令,防范恶意代码,提升计算机的信息安全保障能力。
【文章来源】：上海船舶运输科学研究所学报. 2020,43(02)
【文章页数】：5 页
【部分图文】：
Intel CPU架构权限分层
TrustZone模式下2种并行安全环境示意
指令逻辑控制CPU安全架构总体设计方案见图3,其中:取指、译码、调度、发射、执行、提交、ICache、发射队列IQ、ROB和内存接口属于基本CPU流水线及部件;预提交、提交控制逻辑、译码控制逻辑、调度控制逻辑、发射控制逻辑、执行控制逻辑、逻辑控制平台、配置寄存器组、控制寄存器、数据寄存器、异常单元和中断单元共同构成指令逻辑控制安全CPU的运行控制平台。在CPU中执行指令过程中,指令解析单元、内存序列控制单元、逻辑关联关系控制单元和堆栈控制单元不断更新指令、堆栈、内存和逻辑关联信息。在预提交阶段,指令传输到逻辑控制平台,由其分发给译码控制逻辑、调度控制逻辑、发射控制逻辑和执行控制逻辑,这些逻辑根据指令、堆栈、内存和逻辑关联信息对指令的安全性进行分析判断。若该指令是恶意指令,则相应的控制逻辑向逻辑控制平台报告异常,逻辑控制平台通知提交控制逻辑,阻断该恶意指令的提交,并向操作系统上报中断;若发生了篡改行为,则向逻辑控制平台上报中断,由逻辑控制平台向操作系统上报中断。在判断指令的安全性时,操作系统通过操作配置寄存器组、控制寄存器和数据寄存器,实现对安全CPU的配置及其状态的读取。
【参考文献】：
期刊论文
[1]安全虚拟机监视器的形式化验证研究[J]. 陈昊,罗蕾,李允,陈丽蓉. 计算机科学. 2019(03)
本文编号：3484467
【文章来源】：上海船舶运输科学研究所学报. 2020,43(02)
【文章页数】：5 页
【部分图文】：
Intel CPU架构权限分层
TrustZone模式下2种并行安全环境示意
指令逻辑控制CPU安全架构总体设计方案见图3,其中:取指、译码、调度、发射、执行、提交、ICache、发射队列IQ、ROB和内存接口属于基本CPU流水线及部件;预提交、提交控制逻辑、译码控制逻辑、调度控制逻辑、发射控制逻辑、执行控制逻辑、逻辑控制平台、配置寄存器组、控制寄存器、数据寄存器、异常单元和中断单元共同构成指令逻辑控制安全CPU的运行控制平台。在CPU中执行指令过程中,指令解析单元、内存序列控制单元、逻辑关联关系控制单元和堆栈控制单元不断更新指令、堆栈、内存和逻辑关联信息。在预提交阶段,指令传输到逻辑控制平台,由其分发给译码控制逻辑、调度控制逻辑、发射控制逻辑和执行控制逻辑,这些逻辑根据指令、堆栈、内存和逻辑关联信息对指令的安全性进行分析判断。若该指令是恶意指令,则相应的控制逻辑向逻辑控制平台报告异常,逻辑控制平台通知提交控制逻辑,阻断该恶意指令的提交,并向操作系统上报中断;若发生了篡改行为,则向逻辑控制平台上报中断,由逻辑控制平台向操作系统上报中断。在判断指令的安全性时,操作系统通过操作配置寄存器组、控制寄存器和数据寄存器,实现对安全CPU的配置及其状态的读取。
【参考文献】：
期刊论文
[1]安全虚拟机监视器的形式化验证研究[J]. 陈昊,罗蕾,李允,陈丽蓉. 计算机科学. 2019(03)
本文编号：3484467
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