基于SET的并行加法器电路设计

发布时间：2021-11-16 08:39

　　加法器是运算器的重要组成部分,其运算速度、功耗等将直接影响系统的整体性能,单电子晶体管SET具有功耗低、延迟小等优点。在介绍分层CLA加法设计的基础上,从结构和底层电路两个方面着手对于SET的CLA加法器进行了优化设计,对电路进行PSpice仿真。结果表明,优化后的电路,晶体管数更少、功耗更低、延迟更小。 

【文章来源】：科技通报. 2020,36(04)

【文章页数】：5 页

【部分图文】：

SET基本逻辑门

对于一个n位的加法器，其第i位(i=n-1,n-2，…，1,0)求和输入分别ai和bi，来自低一级的进位输入为ci，求和输出为si，为高一级提供的进位输出为ci+1，则求和输出信号si以及进位输出信号ci+1的表达式为:图2 SET基本逻辑门

在一个n位加法器中(n=2k,k为正整数)，可以将第i位至i+3位的进位电路抽离出来(i=4k,k为正整数)，如图3所示:图3中的4位进位产生电路的逻辑图如图4所示，其输入为pi、pi+1、pi+2、pi+3、gi、gi+1、gi+2、gi+3和ci，根据式(6)可以得到输出的进位信号ci+1、ci+2和ci+3，由于进位信号ci+4的表达式为:

【参考文献】：
期刊论文
[1]基于互补型SET的通用阈值逻辑门设计[J]. 应时彦,孔伟名,肖林荣,王伦耀.  浙江大学学报(理学版). 2017(04)
[2]基于传输电压开关理论的单栅极SET电路设计[J]. 章专,申屠粟民,魏齐良.  浙江大学学报(理学版). 2012(03)
[3]一种基于互补型单电子晶体管的全加器电路设计[J]. 孙铁署,蔡理.  电子器件. 2005(02)



本文编号：3498526