一种自时钟全数字LDO的设计
发布时间：2021-11-16 10:24
利用VerilogA建模的方式实现了一种具有双向移位功能的自时钟数字LDO。该电路采用了粗糙和精细双环控制模块,其中利用双向移位寄存器产生自时钟;该模块与导通管部分的PMOS管阵列相结合,可以有效的减小输出电压的下溢或过冲,减少瞬态响应的时间。为了尽量减小输出电压的尖峰,利用电压阈值比较器和电压范围检测器,来确保双环的精确转换。介绍的数字LDO可以工作在0.8 V的低电源电压下,适用的负载电流可以大于260 mA,并且能够消除输出电容补偿的必要性。最后利用ADMS混仿平台,对建立的模型进行仿真验证。
【文章来源】：电子设计工程. 2020,28(09)
【文章页数】：5 页
【部分图文】：
LDO整体电路图
粗糙和精细双环控制模块内部主体是一个自时钟的双向移位寄存器，粗糙部分设置为64 bit移位寄存器，精细部分设置为32 bit。因为两部分结构相同，接下来以32 bit的精细部分为例进行详细介绍，内部整体结构见图2。整个模块由32 bit移位寄存器，一个奇偶检测器及一个双边延检测器构成。奇偶检测器通过检测寄存器的输出QF[31:0]中“1”的个数来进行高低电平的切换，当“1”的个数为奇数时，输出clk＿fund为高电平；反之，为低电平。clk＿fund经过双边延检测器输出clk＿db1,clk＿db1的时钟频率约为clk＿fund的2倍，具体见图3；双边延检测器内含一个延迟模块，clk＿fund经过延迟输出delayed＿clk，再与其本身进行异或，就可以得到想要的输出结果。最后输出clk＿db1经过一个固定延迟就可以得到寄存器的输入时钟ss＿clk。
整个模块由32 bit移位寄存器，一个奇偶检测器及一个双边延检测器构成。奇偶检测器通过检测寄存器的输出QF[31:0]中“1”的个数来进行高低电平的切换，当“1”的个数为奇数时，输出clk＿fund为高电平；反之，为低电平。clk＿fund经过双边延检测器输出clk＿db1,clk＿db1的时钟频率约为clk＿fund的2倍，具体见图3；双边延检测器内含一个延迟模块，clk＿fund经过延迟输出delayed＿clk，再与其本身进行异或，就可以得到想要的输出结果。最后输出clk＿db1经过一个固定延迟就可以得到寄存器的输入时钟ss＿clk。对上述自时钟产生的过程，当出现QF[31:0]都为“1”或都为“0”的极端情况的时候，时钟将停止合成。为了避免这一问题，对移位寄存器的最高位QF[31]和最低位QF[0]进行了改进，见图4。在LSB方面，当寄存器输出已全为“0”时，QF[1]和QFB[0]经XOR，会使QF[0]在“0”、“1”之间不停交替，从而产生一个切换脉冲。同理，在MSB方面的AND也起到相同的作用。
【参考文献】：
期刊论文
[1]一种高性能无片外电容型LDO设计[J]. 程立,黄鲁. 微电子学与计算机. 2017(10)
[2]一种低静态电流瞬态增强的无电容型LDO设计[J]. 池上升,胡炜,樊明辉,许育森. 微电子学. 2015(01)
[3]模拟和混合信号系统的VHDL-AMS建模方法[J]. 李滨,叶以正,肖立伊,郑赟,黄国勇. 计算机辅助设计与图形学学报. 2003(07)
硕士论文
[1]高精度LDO设计及仿真[D]. 林国伟.电子科技大学 2016
[2]基于VHDL-AMS的LDO模型的设计与验证[D]. 张莹.西安电子科技大学 2015
[3]无外接电容型LDO环路稳定性的研究[D]. 唐宇.西南交通大学 2014
本文编号：3498699
【文章来源】：电子设计工程. 2020,28(09)
【文章页数】：5 页
【部分图文】：
LDO整体电路图
粗糙和精细双环控制模块内部主体是一个自时钟的双向移位寄存器，粗糙部分设置为64 bit移位寄存器，精细部分设置为32 bit。因为两部分结构相同，接下来以32 bit的精细部分为例进行详细介绍，内部整体结构见图2。整个模块由32 bit移位寄存器，一个奇偶检测器及一个双边延检测器构成。奇偶检测器通过检测寄存器的输出QF[31:0]中“1”的个数来进行高低电平的切换，当“1”的个数为奇数时，输出clk＿fund为高电平；反之，为低电平。clk＿fund经过双边延检测器输出clk＿db1,clk＿db1的时钟频率约为clk＿fund的2倍，具体见图3；双边延检测器内含一个延迟模块，clk＿fund经过延迟输出delayed＿clk，再与其本身进行异或，就可以得到想要的输出结果。最后输出clk＿db1经过一个固定延迟就可以得到寄存器的输入时钟ss＿clk。
整个模块由32 bit移位寄存器，一个奇偶检测器及一个双边延检测器构成。奇偶检测器通过检测寄存器的输出QF[31:0]中“1”的个数来进行高低电平的切换，当“1”的个数为奇数时，输出clk＿fund为高电平；反之，为低电平。clk＿fund经过双边延检测器输出clk＿db1,clk＿db1的时钟频率约为clk＿fund的2倍，具体见图3；双边延检测器内含一个延迟模块，clk＿fund经过延迟输出delayed＿clk，再与其本身进行异或，就可以得到想要的输出结果。最后输出clk＿db1经过一个固定延迟就可以得到寄存器的输入时钟ss＿clk。对上述自时钟产生的过程，当出现QF[31:0]都为“1”或都为“0”的极端情况的时候，时钟将停止合成。为了避免这一问题，对移位寄存器的最高位QF[31]和最低位QF[0]进行了改进，见图4。在LSB方面，当寄存器输出已全为“0”时，QF[1]和QFB[0]经XOR，会使QF[0]在“0”、“1”之间不停交替，从而产生一个切换脉冲。同理，在MSB方面的AND也起到相同的作用。
【参考文献】：
期刊论文
[1]一种高性能无片外电容型LDO设计[J]. 程立,黄鲁. 微电子学与计算机. 2017(10)
[2]一种低静态电流瞬态增强的无电容型LDO设计[J]. 池上升,胡炜,樊明辉,许育森. 微电子学. 2015(01)
[3]模拟和混合信号系统的VHDL-AMS建模方法[J]. 李滨,叶以正,肖立伊,郑赟,黄国勇. 计算机辅助设计与图形学学报. 2003(07)
硕士论文
[1]高精度LDO设计及仿真[D]. 林国伟.电子科技大学 2016
[2]基于VHDL-AMS的LDO模型的设计与验证[D]. 张莹.西安电子科技大学 2015
[3]无外接电容型LDO环路稳定性的研究[D]. 唐宇.西南交通大学 2014
本文编号：3498699
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