12bit高速数据采集系统的大容量存储模块设计
发布时间：2021-11-26 02:03
存储深度是示波器的重要指标之一,随着测试仪器的不断发展,示波器的采样率越来越高,要保证对大容量高采样率数据的实时存储和处理,加大存储深度是必然趋势。存储深度的加大使存储系统存储了大量的数据,眼图等软件端分析需要大量的数据,如何快速连续的读出大容量存储系统的数据成为了亟待解决的问题。本文提出了一种基于深存储系统的大容量数据快速传输模式,解决了软件端的数据读取缓慢问题。本论文将针对高分辨率示波器的大容量数据存储功能、多核控制同步以及基于大容量存储系统的快速传输模式进行研究。本文的研究内容主要有:1、基于采集存储基本原理,从示波器系统的整个硬件架构出发,针对JESD204B数据接收方案对高速高精度的串行数据流处理过程进行了数据吞吐量的分析,通过对深存储读写基本原理的介绍,提出了可行的多核大容量数据并行存储方案。2、基于MIG核接口时序要求,对大容量存储系统进行模块化设计,利用Xilinx公司提供的针对DDR3的用户接口方案MIG（Memory Interface Generator）对两组外接存储器进行控制,实现对高位宽数据的并行存储,通过对读写地址模块的控制,最终实现1Gpts的存储深度。...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：84 页
【学位级别】：硕士
【部分图文】：
深存储数据存储过程示意图
第二章大容量数据存储方案分析13的容量可以实现缓存2GB甚至更多数据的缓存，而且存取数据可以实现上千兆，可以满足对前端ADC采样速度的要求，缺点是需要刷新保存数据。通过综合比较后，DRAM存储器符合本次设计的要求。同步动态随机存储内存(SynchronousDynamicRandomAccessMemory，简称SDRAM)，同步指内存工作前需要输入时钟信号，以时钟信号为基准进行命令和数据的传送；动态指为了数据的不丢失需要刷新保存数据；随机是指数据可以在任意地址读写数据，不需要遵循线性依次存储原则[16]。和SDRAM相比，DDRSDRAM（DoubleDataRateSynchronousDynamicRandomAccessMemory）具有更快读写速度的存储器，第三代DDR存储器最大速度可以达到2133MHz，常用DDR3SDRAM内存颗粒数据位宽为16bit，则数据传输速度可以达到16bit*2133Mb/s[17]。本次设计选择的FPGA型号为Virtex-7系列，下图2-7所示是对应不同BNAK下用户层的接口传输速度[18]。图2-7Virtex-7存储器接口速度本次项目选择的FPGA系列为Virtex-7系列，将速度等级设置为-3，将存储器引脚与HPBANK相连时，可以看出接口速度是是可以快于1600MHz的，而此次设计我们选用的DDR3的双沿工作频率为1600MHz。单颗SDRAM的数据位宽为16bit，那么对应的处理数据速率为1600*16/8=3200SPS。2.3.2存储方案分析DDR3SDRAM内存条和内存颗粒数据位宽分别为64bit和16bit，突发长度选择为8，则对应的传输数据位宽分别为64bit*8=512bit和16bit*8=128bit。由小节
电子科技大学硕士学位论文18图3-2MIG接口结构图值得FPGA逻辑设计者关注的是用户接口模块的设计，其它三个部分内部已经是集成设计。MIG核用户接口模块的时序是规定好的，根据时序要求，用户只需要对用户接口的命令、地址和数据进行操作，即可实现对DDR3的正确读写。在对用户接口的时序要求做出正确理解之前，首先要对用户接口的数据传输方式有一个清晰的认识。所以以下分两部分对用户接口做介绍，其一：DDR3的SODIMM模组的数据传输方式；其二：用户接口的时序分析。1.数据传输模式MIG核为用户提供了2:1和4:1两种数据传输的工作模式，其中4:1的工作模式指DDR3的工作时钟频率是MIG核工作时钟频率的4倍。两种模式下，突发长度（BurstLength）都设置为8，只要指定起始地址，内存依次自动对后面存储单元进行读写操作8个地址的数据。由2.3小节数据存储方案可知，本次设计使用了两组存储器，每组存储器的数据位宽都是48bit，在突发模式下，一次读写操作48*8*2=768bit数据。若用户接口数据传输模式设置为2:1，则每次读写MIG用户接口的数据位宽为384bit，需要两个时钟周期才能完成一次突发读写，此时MIG核工作时钟是DDR3工作时钟的一半；若用户接口数据传输模式设置为4:1，每次读写时MIG用户接口的数据位宽为768bit一个时钟周期即可完成一次突发读写，此时MIG核工作时钟只有DDR3工作时钟的1/4。若DDR3工作时钟相同，传输模式设置为4:1时，MIG核工作时钟为2:1模式下的1/2，更有利于FPGA内部的时序实现。所以在本次设计中，数据传输模式选择4:1模式。2.MIG接口时序分析
【参考文献】：
期刊论文
[1]关于示波器的存储深度[J]. 汪进进. 中国集成电路. 2015(10)
[2]FPGA设计中的跨时钟域问题[J]. 俞帆,张伟欣. 现代电子技术. 2014(07)
[3]Teledyne LeCroy发布HDO系列高分辨率示波器[J]. 电子测试. 2012(11)
[4]高速深存储数据采集系统研究与设计[J]. 宋鹏飞,王厚军,曾浩. 仪器仪表学报. 2011(04)
[5]一种基于DSO的DDR2深存储设计[J]. 叶兵,王厚军,曾浩. 电子质量. 2010(08)
[6]高速数据采集系统中触发点同步技术研究[J]. 郭连平,田书林,蒋俊,曾浩. 电子测量与仪器学报. 2010(03)
[7]示波器的采样率和存储深度[J]. 李军. 今日电子. 2009(08)
[8]基于FPGA的DRR2 SDRAM控制器接口的简化设计方法及实现[J]. 任颖,黄建国. 电子质量. 2008(11)
[9]内存技术标准之比较研究[J]. 贺良华,李琴. 网络安全技术与应用. 2007(05)
[10]示波器的发展与合理选择[J]. 梁驹,徐建芬,刘玉军. 现代仪器. 2006(06)
硕士论文
[1]高速高精度采样数据大容量存储与处理技术[D]. 吴世谱.电子科技大学 2019
[2]高清晰数字示波器的采集与存储模块硬件设计[D]. 李康平.电子科技大学 2018
[3]2.5GSPS高分辨率数据采集系统硬件设计[D]. 刘志平.电子科技大学 2017
[4]四通道数字三维示波器存储系统的硬件设计[D]. 王翔辉.电子科技大学 2015
[5]基于FPGA的DDR3设计与实现[D]. 旷立强.国防科学技术大学 2014
[6]DDR2 SDRAM在高端数字存储示波器中的应用[D]. 任颖.电子科技大学 2009
[7]DDR存储控制器的设计与应用[D]. 陈昊.国防科学技术大学 2006
本文编号：3519207
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：84 页
【学位级别】：硕士
【部分图文】：
深存储数据存储过程示意图
第二章大容量数据存储方案分析13的容量可以实现缓存2GB甚至更多数据的缓存，而且存取数据可以实现上千兆，可以满足对前端ADC采样速度的要求，缺点是需要刷新保存数据。通过综合比较后，DRAM存储器符合本次设计的要求。同步动态随机存储内存(SynchronousDynamicRandomAccessMemory，简称SDRAM)，同步指内存工作前需要输入时钟信号，以时钟信号为基准进行命令和数据的传送；动态指为了数据的不丢失需要刷新保存数据；随机是指数据可以在任意地址读写数据，不需要遵循线性依次存储原则[16]。和SDRAM相比，DDRSDRAM（DoubleDataRateSynchronousDynamicRandomAccessMemory）具有更快读写速度的存储器，第三代DDR存储器最大速度可以达到2133MHz，常用DDR3SDRAM内存颗粒数据位宽为16bit，则数据传输速度可以达到16bit*2133Mb/s[17]。本次设计选择的FPGA型号为Virtex-7系列，下图2-7所示是对应不同BNAK下用户层的接口传输速度[18]。图2-7Virtex-7存储器接口速度本次项目选择的FPGA系列为Virtex-7系列，将速度等级设置为-3，将存储器引脚与HPBANK相连时，可以看出接口速度是是可以快于1600MHz的，而此次设计我们选用的DDR3的双沿工作频率为1600MHz。单颗SDRAM的数据位宽为16bit，那么对应的处理数据速率为1600*16/8=3200SPS。2.3.2存储方案分析DDR3SDRAM内存条和内存颗粒数据位宽分别为64bit和16bit，突发长度选择为8，则对应的传输数据位宽分别为64bit*8=512bit和16bit*8=128bit。由小节
电子科技大学硕士学位论文18图3-2MIG接口结构图值得FPGA逻辑设计者关注的是用户接口模块的设计，其它三个部分内部已经是集成设计。MIG核用户接口模块的时序是规定好的，根据时序要求，用户只需要对用户接口的命令、地址和数据进行操作，即可实现对DDR3的正确读写。在对用户接口的时序要求做出正确理解之前，首先要对用户接口的数据传输方式有一个清晰的认识。所以以下分两部分对用户接口做介绍，其一：DDR3的SODIMM模组的数据传输方式；其二：用户接口的时序分析。1.数据传输模式MIG核为用户提供了2:1和4:1两种数据传输的工作模式，其中4:1的工作模式指DDR3的工作时钟频率是MIG核工作时钟频率的4倍。两种模式下，突发长度（BurstLength）都设置为8，只要指定起始地址，内存依次自动对后面存储单元进行读写操作8个地址的数据。由2.3小节数据存储方案可知，本次设计使用了两组存储器，每组存储器的数据位宽都是48bit，在突发模式下，一次读写操作48*8*2=768bit数据。若用户接口数据传输模式设置为2:1，则每次读写MIG用户接口的数据位宽为384bit，需要两个时钟周期才能完成一次突发读写，此时MIG核工作时钟是DDR3工作时钟的一半；若用户接口数据传输模式设置为4:1，每次读写时MIG用户接口的数据位宽为768bit一个时钟周期即可完成一次突发读写，此时MIG核工作时钟只有DDR3工作时钟的1/4。若DDR3工作时钟相同，传输模式设置为4:1时，MIG核工作时钟为2:1模式下的1/2，更有利于FPGA内部的时序实现。所以在本次设计中，数据传输模式选择4:1模式。2.MIG接口时序分析
【参考文献】：
期刊论文
[1]关于示波器的存储深度[J]. 汪进进. 中国集成电路. 2015(10)
[2]FPGA设计中的跨时钟域问题[J]. 俞帆,张伟欣. 现代电子技术. 2014(07)
[3]Teledyne LeCroy发布HDO系列高分辨率示波器[J]. 电子测试. 2012(11)
[4]高速深存储数据采集系统研究与设计[J]. 宋鹏飞,王厚军,曾浩. 仪器仪表学报. 2011(04)
[5]一种基于DSO的DDR2深存储设计[J]. 叶兵,王厚军,曾浩. 电子质量. 2010(08)
[6]高速数据采集系统中触发点同步技术研究[J]. 郭连平,田书林,蒋俊,曾浩. 电子测量与仪器学报. 2010(03)
[7]示波器的采样率和存储深度[J]. 李军. 今日电子. 2009(08)
[8]基于FPGA的DRR2 SDRAM控制器接口的简化设计方法及实现[J]. 任颖,黄建国. 电子质量. 2008(11)
[9]内存技术标准之比较研究[J]. 贺良华,李琴. 网络安全技术与应用. 2007(05)
[10]示波器的发展与合理选择[J]. 梁驹,徐建芬,刘玉军. 现代仪器. 2006(06)
硕士论文
[1]高速高精度采样数据大容量存储与处理技术[D]. 吴世谱.电子科技大学 2019
[2]高清晰数字示波器的采集与存储模块硬件设计[D]. 李康平.电子科技大学 2018
[3]2.5GSPS高分辨率数据采集系统硬件设计[D]. 刘志平.电子科技大学 2017
[4]四通道数字三维示波器存储系统的硬件设计[D]. 王翔辉.电子科技大学 2015
[5]基于FPGA的DDR3设计与实现[D]. 旷立强.国防科学技术大学 2014
[6]DDR2 SDRAM在高端数字存储示波器中的应用[D]. 任颖.电子科技大学 2009
[7]DDR存储控制器的设计与应用[D]. 陈昊.国防科学技术大学 2006
本文编号：3519207
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