具有检错纠错功能的EMC IP核开发
发布时间：2021-12-11 06:54
在现今的计算机系统中,对存储器的访问大多都通过存储器控制器来进行,而在对外部存储器进行访问的时候,由于存储器本身的问题或者空间高能粒子的冲击,会使存储在存储器里的数据值发生翻转,导致读取数据时发生错误,这种错误若不及时纠正将会影响计算机系统的运行和关键数据的处理,所以如何实现一种具有检错纠错（EDAC）功能的外部存储器控制器（EMC）具有重要的理论意义和实用价值。本文对存储器技术、存储器、纠错编码以及存储器控制器技术进行了深入研究,主要包括:高性能系统中常用的几种存储器的内部结构、编址方式、数据存储方式、时序控制方式等,这些存储器主要有异步SRAM存储器和各种动态存储器;检错纠错的原理,一些经常用到的纠错码以及本文所采用的最佳奇权码,并对其纠错效率作了分析;对本文采用的存储器控制器作了分析并提出了符合该存储器控制器时序规范的两种EDAC结构,分别对32位SRAM和SDRAM进行保护。其中针对SRAM的EDAC支持32位,16位和8位数据的读写操作;针对SDRAM的EDAC仅支持32位数据的读写操作。最后提出了具有检错纠错功能的外部存储器控制器IP核的体系结构,并基于verilog硬件描...
【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校
【文章页数】：53 页
【学位级别】：硕士
【部分图文】：
四节拍递增式猝发访问Figure2-1Four-beatIncrementingBurst
猝发地址在某一地址边界上循环(取模)。例如首地址为 2 进行 wrap4 访问，访问地址依次为 3、0、1。下图2-2 显示了四节拍包绕式猝发：- 9 -
哈尔滨工业大学工学硕士学位论文，其中的数据就会丢失。异步SRAM即Async SRAM(Asynchronous StaAM)，其访问依赖CPU时钟，存取速度较动态存储器快，常见的异步SRA储器访问时间有 20ns, 15ns和 12ns几种。但在存取数据时，不能够与CPU同步[22][23]。由于访问速度快而容量小，所以异步SRAM存储器主要集成在高性能SO片或CPU的内部，用来存放各种现场的输入、输出数据，中间计算结果，与外部存储器交换信息和作为堆栈使用[24][25]。图 2-3 是一个典型的异步 SRAM 存储器读时序图。异步 SRAM 存储器、写过程很简单，不需要附加的命令(像 FLASH 存储器、动态存储器的读操作都需要多段命令序列来完成)。但是，读、写操作要遵守存储器本身序要求，也就是说，图中的各个时序参数都必须被满足，才能保证操作结确。
本文编号：3534212
【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校
【文章页数】：53 页
【学位级别】：硕士
【部分图文】：
四节拍递增式猝发访问Figure2-1Four-beatIncrementingBurst
猝发地址在某一地址边界上循环(取模)。例如首地址为 2 进行 wrap4 访问，访问地址依次为 3、0、1。下图2-2 显示了四节拍包绕式猝发：- 9 -
哈尔滨工业大学工学硕士学位论文，其中的数据就会丢失。异步SRAM即Async SRAM(Asynchronous StaAM)，其访问依赖CPU时钟，存取速度较动态存储器快，常见的异步SRA储器访问时间有 20ns, 15ns和 12ns几种。但在存取数据时，不能够与CPU同步[22][23]。由于访问速度快而容量小，所以异步SRAM存储器主要集成在高性能SO片或CPU的内部，用来存放各种现场的输入、输出数据，中间计算结果，与外部存储器交换信息和作为堆栈使用[24][25]。图 2-3 是一个典型的异步 SRAM 存储器读时序图。异步 SRAM 存储器、写过程很简单，不需要附加的命令(像 FLASH 存储器、动态存储器的读操作都需要多段命令序列来完成)。但是，读、写操作要遵守存储器本身序要求，也就是说，图中的各个时序参数都必须被满足，才能保证操作结确。
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