基于Innovus工具的28nm DDR PHY物理设计方法

发布时间：2022-01-01 09:56

　　随着CPU、DSP等器件的处理速度迅速提高,对内存的速度和各方面的需求迅速增加。早期的SDRAM工作频率发展到133MHz已到极限,成为系统性能的瓶颈。DDR（双倍数据率）技术随之应运而生,目前DDR4的性能已经可以达到3 200Mbps级别。DDR PHY作为存储控制器和DRAM颗粒物理接口之间的通用接口,是制约DDR读写速度提升的关键。本文以TSMC 28nm工艺的DDR PHY设计为例,结合Innovus工具,在描述流程之外,重点研究解决了后端物理设计中时序路径的时间预算、延时优化、路径对齐等问题。最后该DDR PHY在一款工业级DSP中成功集成,并且板级测试结果表明其物理设计结果达到指标要求。 

【文章来源】：雷达科学与技术. 2020,18(04)北大核心

【文章页数】：4 页

【部分图文】：

DDR PHY的结构图

路径对齐是DDR PHY时序路径设计的最大难点。如图2所示，在所有延迟角落下，路径对齐要求如下：同一个data slice和同一个address slice的输出信号间的延迟偏移均不能超过75ps，同一个address control slice的输出信号间的延迟偏移不能超过85ps;memory clock slice的输出信号的延迟要大于所有data slice和address slice的输出信号间的延迟，且它们之间的延迟偏移不能超过125ps;address slice、address control slice和memory clock slice的输出信号间的延迟偏移不能超过150ps；所有DDR PHY的输出信号之间的延迟偏移不能超过170ps。3 基于Innovus的设计方法

项目选取DCCK单元中阈值电压为LVT、驱动能力为X8/12/16的缓冲器（buffer）和反相器（inverter）作为DDR PHY时钟路径的驱动单元，方法如图3所示。3.2 利用insertion delay

【参考文献】：
期刊论文
[1]基于Innovus的低功耗物理设计[J]. 戈喆,王志鸿,厉媛玥.  电子技术应用. 2016(08)
[2]ASIC/SoC后端设计作业流程剖析[J]. 秦晓凌,潘中平.  中国集成电路. 2002(07)

硕士论文
[1]28nm工艺下双核Cortex-A9处理器芯片的物理设计[D]. 高明.东南大学 2016
[2]基于28纳米工艺的光通信芯片低功耗物理设计[D]. 沈良伟.电子科技大学 2014
[3]基于65nm DDR PHY数字后端设计方法的研究[D]. 卢俊.复旦大学 2010



本文编号：3562134