基于FPGA的高性能长加法器设计研究

发布时间：2022-02-04 18:47

　　在数字电路中,二进制加法器是最基本的运算单元,亦是限制各种高性能计算电路与系统性能的关键模块。如今,随着加密运算等领域的快速发展,加法器的操作数位宽也越来越大,诸如RSA加密算法的操作数位宽已经达到了1024位（或2048位）,为了满足运算速度快、硬件面积小的设计要求,迫切需要高性能、大位宽的加法器结构。除ASIC之外,FPGA已经成为数字电路与系统的另一种重要实现形式。目前,国内外学者对FPGA长加法器的设计进行了大量的研究,提出了多种电路结构,但并没有充分考虑FPGA器件的特点。本文基于FPGA结构,对于加法操作数可达千位以上的进位产生电路、求和计算电路的设计展开研究,提出一种新型的高性能FPGA长加法器结构。主要的工作内容如下:针对FPGA中的快速进位链从下向上单向传输的硬件特性,结合查找表LUT的存储方式,本文提出了一种进位压缩结构。为了减少可编程互连线带来的影响,进位产生电路是基于进位选择方法,并采用进位压缩结构实现的。实验结果表明,该电路不仅提升了LUT的利用率,还缩短了关键路径,当操作数位宽越大,其性能优势越显著。在FPGA芯片中,由于每个可配置逻辑单元CLB周围的互连线... 

【文章来源】：电子科技大学四川省211工程院校985工程院校教育部直属院校

【文章页数】：75 页

【学位级别】：硕士

【部分图文】：

M.Rogawski[24]提出的加法器结构

第二章FPGA加法器的理论基础13数字时钟管理模块DCM提供数字时钟管理和锁相环电路PLL。PLL能够提供精确的时钟信号，且实现过滤功能。嵌入式硬核主要包括DSPcore，以太网MACcore，RAMblock等功能模块，使得单片FPGA成为了系统级的设计工具，逐步向SOC平台过渡。可编程互连线连通FPGA内部的所有单元，而互连线的长度和工艺决定了信号在互连线上的驱动能力和传输速度。实际上，可编程互连线资源的使用方法对设计的结果有着密切、直接的关系。2.2.1可配置逻辑单元的具体结构分析和研究目前已有的FPGA快速加法器，可配置逻辑单元CLB是实现加法器设计的主要硬件资源。如图2-3所示，每一个CLB通过一个开关阵列（SwitchMatrix）与可编程互连线传播信号。一个CLB是由一对Slice组成，这两个Slice相互独立，即没有直接连接。每一个Slice中包含一条独立的快速进位链。在CLB中，处于底部的Slice标记为Slice(0)，位于顶部的Slice标记为Slice(1)。图2-3CLB中Slice的排列方式其中，每一个Slice是由4个查找表LUT（亦称逻辑函数发生器）、4个存储元件、多功能复用器以及进位逻辑模块组成。利用这些元件可以实现逻辑函数、算术预算和分布式ROM等功能。除此之外，某些Slice可以支持更加复杂的功能，例如32-bit的移位寄存器，这种Slice被称为SLICEM，其他的Slice被称为SLICEL。一个Slice的简易结构如图2-4所示。

电子科技大学硕士学位论文16图2-6CLB和Slice之间的排列方式2.3基于快速进位链的行波进位加法器行波进位加法器（RCA）是最简单的加法器结构。基于FPGA技术实现行波进位加法器的方式如图2-7所示，通过一个Slice中的4个LUT和进位链可以实现4位加法器。LUTa0b0s00a0LUTa1b1s1c1a1LUTa2b2s2c2a2LUTa3b3s3c3c4a3fulladderx0x1x2x3图2-7Slice单元的4位加法器

【参考文献】：
期刊论文
[1]一种基于FPGA的32位快速加法器设计[J]. 岳伟甲,刘昌锦.  四川兵工学报. 2011(07)
[2]基于FPGA的8位加法器原理图和文本设计法[J]. 黄春平.  科技资讯. 2007(31)
[3]基于FPGA的快速加法器的设计与实现[J]. 赵亚威,吴海波.  现代电子技术. 2005(10)



本文编号：3613746