Webit System中多处理器IP核设计及FPGA实现

发布时间：2022-06-03 20:03

　　随着技术的不断进步,材料的物理性能限制了时钟频率和芯片集成度的进一步提高,使得通过这两种方式来提高单核处理器性能已非常困难。为了设计更高性能的处理器以满足用户对速度的需求,一种新的提高处理器性能的单片多处理器CMP结构计算机受到研究人员的重视。本文基于CMP架构思想设计了一款多核处理器：Webit System处理器,旨在实现一款CMP结构的处理器并测试系统的性能,以验证通过CMP结构来提高计算机处理能力的可行性。系统内集成了四个处理器核,处理器间设计了交换控制模块,以提高各处理器间的通信速度。处理器间互联拓扑结构采用二叉胖树结构。各处理器通过共享总线访问外部存储器。系统为每个处理器设计了段寄存器,使用段寄存器加偏移量的方式来对外存寻址,寻址空间1MBytes。为了减少各处理器频繁竞争使用总线访问外存带来的延迟,提高处理器的利用率,在每个处理器核上设计了一个容量为1 KBytes的Cache,并针对系统的结构特性设计了Cache一致性替换策略。本文采用VHDL语言完成对该多核处理器的描述,综合后的处理器设计下载到Xilinx公司的FPGA芯片XC3S500E中进行测试。多核处理器内部采... 

【文章页数】：68 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
第一章 绪论
    1.1 多核处理器设计的必要性
    1.2 多核处理器设计可行性分析
    1.3 论文的组织结构
第二章 WEBIT SYSTEM处理器核相关技术
    2.1 FPGA技术
        2.1.1 软件平台
        2.1.2 FPGA设计流程
    2.2 验证芯片选择
    2.3 片上多核处理器设计面临的挑战
    2.4 MC8051 IP Core特征介绍
    2.5 Webit System的设计意义及发展历程
第三章 WEBIT SYSTEM中多处理器互联设计
    3.1 互联体系结构设计
        3.1.1 多处理器互联拓扑结构
        3.1.2 处理器间互联
        3.1.3 控制交换部分设计
        3.1.4 处理器网络接口
        3.1.5 交换和路由
    3.2 内存结构与缓存一致性
        3.2.1 事务型内存
        3.2.2 缓存替换策略
        3.2.3 Webit System中Cache替换策略
        3.2.4 缓存管理
第四章 WEBIT SYSTEM中多处理器设计实现
    4.1 处理器裁减
        4.1.1 定时器、计数器及串行口裁减
        4.1.2 添加处理器间数据通信指令
        4.1.3 段寄存器实现
        4.1.4 处理器工作空间保护
        4.1.5 处理器启动
    4.2 处理器访存总线实现
        4.2.1 访存总线结构及实现
        4.2.2 总线访问优先级控制实现
    4.3 Webit System中Cache一致性实现
        4.3.1 共享内存替换
        4.3.2 Cache块替换策略
        4.3.3 Cache优化
    4.4 外存接口及内部存储器
        4.4.1 外部存储器接口模块的设计与实现
        4.4.2 片内存储器RAM的实现
第五章 逻辑仿真及性能分析
    5.1 仿真工具以及仿真方法
    5.2 仿真内容与仿真结果
        5.2.1 CPU功能仿真
        5.2.2 Cache调度策略仿真波形
        5.2.3 定时器/计数器0/1功能仿真
    5.3 系统测试
        5.3.1 Cache调度策略功能仿真测试
        5.3.2 单核与多核仿真测试比较
第六章 结束语
参考文献
致谢
攻读硕士期间发表的论文



本文编号：3653395