PCI Express物理层的设计与实现
发布时间：2022-10-03 17:26
计算机I/O技术在高性能计算的发展过程中始终是一个十分关键的技术。PCI Express系统结构的高速数据传输速率使其有极广阔的发展前景。PCI Express物理层作为最底层的传输模块,在整个PCI Express系统结构中占据举足轻重的位置。 本文对PCI Express的物理层基本结构和工作原理进行了深入的分析和研究,采用全定制设计方法实现了该物理层模块。本文设计中的创新点和解决的技术难点如下: 1.设计实现了完全兼容PCI Express规范的物理层逻辑模块,版图模拟最高工作频率可达1.5GHz（3.0Gbps）。设计实现了双沿采样的高速Serdes模块,使其能够满足GHz级高速信号传输。 2.优化了电路结构,使用改进的动态逻辑电路,一定程度上解决了双沿采样结构导致的对输入时钟占空比要求过于严格的问题。将逻辑运算采用流水方式分多级完成,解决了高频下逻辑时序紧张问题。 3.提出并实现了输出状态可关断的动态高速触发寄存器链电路,解决了高速串行器中并行数据采样输入和串行数据移位同时有效导致的数据冲突问题。 ...
【文章页数】：81 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题研究背景
1.2 国内外相关研究
1.3 课题主要工作
1.4 课题研究成果
1.5 文章的结构
第二章 PCI Express 概述
2.1 PCI Express 系统协议层次结构
2.2 PCI Express 规范发展情况
2.3 本章小结
第三章 PCI Express 物理层分析
3.1 PCI Express PIPE 接口规范
3.2 PCI Express 物理模块层次结构
3.2.1 MAC 层功能分析
3.2.2 PCS 与PMA 功能分析
3.3 本章小结
第四章 PCI Express 物理层PMA 模块设计
4.1 高速半速率Serdes 电路分析
4.2 串行发送器模块设计
4.2.1 串行器原理分析
4.2.2 串行器电路设计
4.3 解串接收器模块设计
4.3.1 解串器原理分析
4.3.2 解串器电路设计
4.4 本章小结
第五章 PCS 层模块设计
5.1 PCS 层接口信号分析
5.2 发送端的8b/10b 编码算法
5.3 接收端的弹性缓冲区及8b/10 解码
5.4 本章小结
第六章 物理层测试方案设计
6.1 内建自测试
6.2 PMA 模块内建自测试
6.2.1 发送器测试方案
6.2.2 接收器测试方案
6.2.3 内建自测试的启动和控制机制
6.3 物理层总体测试方案
6.4 本章小结
第七章 版图设计与模拟
7.1 全定制版图设计验证方法
7.1.1 制定版图规划
7.1.2 版图设计实现
7.1.3 版图验证
7.2 半定制与全定制结合的验证设计方法
7.3 版图设计实现
7.3.1 发送器版图
7.3.2 接收器版图
7.4 模拟结果
7.4.1 串行器仿真结果分析
7.4.2 解串器仿真结果分析
7.5 本章小结
第八章 结束语
8.1 全文工作总结
8.2 未来工作展望
致谢
参考文献
攻读硕士学位期间取得的学术成果
附录A 8b/10b 编解码表
【参考文献】：
期刊论文
[1]一种新的光纤通信8B/10B编解码实现方法研究[J]. 戴居丰,贺传峰,毛陆虹. 电路与系统学报. 2005(02)
[2]一种采用半速结构的CMOS串行数据收发器的设计[J]. 黄林,郭淦,叶菁华,陈一辉,洪志良. 半导体学报. 2005(01)
[3]0.18μm CMOS工艺3.125Gb/s发送器的设计[J]. 叶菁华,郭淦,黄林,陈一辉,洪志良. 半导体学报. 2004(08)
[4]0.18-μm CMOS千兆以太网并串转换芯片设计[J]. 郁炜嘉,朱恩,程树东,孙玲,费瑞霞,沈桢,孟凡生,吴春红,王雪艳,王志功. 东南大学学报(自然科学版). 2004(03)
[5]CMOS高性能奇数分频器的设计[J]. 高清运,李学初. 电子学报. 2004(05)
[6]一种适用于高速串行数据通信的发送器[J]. 叶菁华,陈一辉,郭淦,洪志良. 半导体学报. 2003(07)
[7]基于逻辑设计的光纤通信8B/10B编解码方法研究[J]. 赵文虎,王志功,费瑞霞,朱恩,吴微. 电路与系统学报. 2003(02)
[8]1.25 Gbps并串转换CMOS集成电路[J]. 赵文虎,王志功,吴微,朱恩. 固体电子学研究与进展. 2003(01)
[9]一种1.25 Gbps CMOS以太网串并/并串转换电路[J]. 郭亚炜,张占鹏,章奕民,邱祖江,杨莲兴. 微电子学. 2003(01)
[10]一种全CMOS工艺吉比特以太网串并-并串转换电路[J]. 朱正,邱祖江,任俊彦,杨莲兴. 通信学报. 2002(01)
博士论文
[1]CMOS高速串行数据接收器的研究和设计[D]. 黄林.复旦大学 2005
本文编号：3684507
【文章页数】：81 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题研究背景
1.2 国内外相关研究
1.3 课题主要工作
1.4 课题研究成果
1.5 文章的结构
第二章 PCI Express 概述
2.1 PCI Express 系统协议层次结构
2.2 PCI Express 规范发展情况
2.3 本章小结
第三章 PCI Express 物理层分析
3.1 PCI Express PIPE 接口规范
3.2 PCI Express 物理模块层次结构
3.2.1 MAC 层功能分析
3.2.2 PCS 与PMA 功能分析
3.3 本章小结
第四章 PCI Express 物理层PMA 模块设计
4.1 高速半速率Serdes 电路分析
4.2 串行发送器模块设计
4.2.1 串行器原理分析
4.2.2 串行器电路设计
4.3 解串接收器模块设计
4.3.1 解串器原理分析
4.3.2 解串器电路设计
4.4 本章小结
第五章 PCS 层模块设计
5.1 PCS 层接口信号分析
5.2 发送端的8b/10b 编码算法
5.3 接收端的弹性缓冲区及8b/10 解码
5.4 本章小结
第六章 物理层测试方案设计
6.1 内建自测试
6.2 PMA 模块内建自测试
6.2.1 发送器测试方案
6.2.2 接收器测试方案
6.2.3 内建自测试的启动和控制机制
6.3 物理层总体测试方案
6.4 本章小结
第七章 版图设计与模拟
7.1 全定制版图设计验证方法
7.1.1 制定版图规划
7.1.2 版图设计实现
7.1.3 版图验证
7.2 半定制与全定制结合的验证设计方法
7.3 版图设计实现
7.3.1 发送器版图
7.3.2 接收器版图
7.4 模拟结果
7.4.1 串行器仿真结果分析
7.4.2 解串器仿真结果分析
7.5 本章小结
第八章 结束语
8.1 全文工作总结
8.2 未来工作展望
致谢
参考文献
攻读硕士学位期间取得的学术成果
附录A 8b/10b 编解码表
【参考文献】：
期刊论文
[1]一种新的光纤通信8B/10B编解码实现方法研究[J]. 戴居丰,贺传峰,毛陆虹. 电路与系统学报. 2005(02)
[2]一种采用半速结构的CMOS串行数据收发器的设计[J]. 黄林,郭淦,叶菁华,陈一辉,洪志良. 半导体学报. 2005(01)
[3]0.18μm CMOS工艺3.125Gb/s发送器的设计[J]. 叶菁华,郭淦,黄林,陈一辉,洪志良. 半导体学报. 2004(08)
[4]0.18-μm CMOS千兆以太网并串转换芯片设计[J]. 郁炜嘉,朱恩,程树东,孙玲,费瑞霞,沈桢,孟凡生,吴春红,王雪艳,王志功. 东南大学学报(自然科学版). 2004(03)
[5]CMOS高性能奇数分频器的设计[J]. 高清运,李学初. 电子学报. 2004(05)
[6]一种适用于高速串行数据通信的发送器[J]. 叶菁华,陈一辉,郭淦,洪志良. 半导体学报. 2003(07)
[7]基于逻辑设计的光纤通信8B/10B编解码方法研究[J]. 赵文虎,王志功,费瑞霞,朱恩,吴微. 电路与系统学报. 2003(02)
[8]1.25 Gbps并串转换CMOS集成电路[J]. 赵文虎,王志功,吴微,朱恩. 固体电子学研究与进展. 2003(01)
[9]一种1.25 Gbps CMOS以太网串并/并串转换电路[J]. 郭亚炜,张占鹏,章奕民,邱祖江,杨莲兴. 微电子学. 2003(01)
[10]一种全CMOS工艺吉比特以太网串并-并串转换电路[J]. 朱正,邱祖江,任俊彦,杨莲兴. 通信学报. 2002(01)
博士论文
[1]CMOS高速串行数据接收器的研究和设计[D]. 黄林.复旦大学 2005
本文编号：3684507
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