YHFT-DX一级Cache控制器的设计优化与系统级验证方法研究
发布时间：2022-11-01 21:36
YHFT-DX是一款基于超长指令字的高性能定点数字信号处理器,内核的设计目标要达到主频600MHz,峰值速度4800MIPS。为了解决存储墙问题,片内缓存采用了“两级Cache+RAM”的层次化存储结构,片内总线采用增强型的哈佛体系结构,其一级Cache（L1）分为一级指令Cache和一级数据Cache,工作频率跟CPU保持一致。 论文主要涉及两个方面工作,一是根据YHFT-DX芯片的设计要求,主要采用半定制设计的方法,完成了L1控制器的设计优化、验证和综合,版图后的PrimeTime静态时序分析的结果表明最长路径延时为1.61ns,达到了600MHz的设计目标;二是完成芯片系统级模拟验证工作。针对验证目标提出并实现了基于内存监视的验证方法,大大提高了验证效率。本文的研究和工程工作主要体现在以下几个方面: 1、在结构算法级、代码级、电路级、布局方面采用了多种优化策略,对L1控制器进行了时序优化,优化后一级指令和数据Cache的延时分别减少29.7%和22.2%。 2、采用存储体分体控制、门控时钟、双阈值技术对L1进行了低功耗设计,实验结果表明一级指令Cac...
【文章页数】：74 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题研究背景
1.2 相关研究工作
1.2.1 Cache 相关技术研究
1.2.2 微处理器验证技术研究
1.3 课题完成的主要工作
1.4 论文的组织结构
第二章 YHFT-DX 一级Cache 概要设计和优化策略
2.1 功能概述和整体结构
2.2 YHFT-DX 一级Cache 结构介绍
2.2.1 一级指令Cache 结构
2.2.2 一级数据Cache 结构
2.3 设计存在的问题分析
2.4 优化策略
2.4.1 时序优化的基本策略
2.4.2 功耗优化的基本策略
第三章 L1 的结构和时序优化
3.1 存储体的划分与分体控制
3.1.1 一级数据Cache 存储体的纵向划分
3.1.2 一级指令Cache 存储体的横向划分
3.2 逻辑结构和算法的优化
3.2.1 去除冗余逻辑
3.2.2 关键操作提前处理
3.2.3 串行路径并行处理
3.2.4 信号的等价替换
3.3 代码级的优化
3.3.1 添加流水站
3.3.2 平衡流水站
3.3.3 代码结构的等价性调整
3.3.4 逻辑复制与高扇出结点的处理
3.4 电路级的优化
3.4.1 部分定制
3.4.2 单元替换
3.5 布局优化
3.6 优化结果
第四章 L1 的逻辑综合与功耗优化
4.1 选择合适的综合策略
4.2 设置综合约束
4.2.1 环境约束
4.2.2 设计规则约束
4.2.3 优化约束
4.2.4 其他约束
4.3 利用综合工具插入门控时钟
4.3.1 全局的动态时钟管理
4.3.2 局部的门控时钟插入
4.3.3 优化结果
4.4 双阈值技术
4.4.1 双阈值的低功耗实现
4.4.2 优化结果
4.5 线负载模型反标注
4.6 综合结果
4.7 本章小结
第五章 L1 的功能验证和时序验证
5.1 验证的一般方法
5.2 YHFT-DX 一级Cache 模拟验证方案
5.2.1 YHFT-DX 模拟验证环境
5.2.2 一级数据Cache 部件级验证
5.2.3 一级指令Cache 部件级验证
5.2.4 大型测试程序验证
5.3 时序验证
5.4 本章小结
第六章 系统级验证方法研究
6.1 传统验证方法的缺陷
6.2 基于内存监视的协同模拟验证
6.2.1 基本原理
6.2.2 软件模拟器执行过程“拍照”
6.2.3 RTL 模型的“拍照”
6.2.4 离线模式下的相片匹配
6.2.5 “拍照”的频率
6.3 YHFT-DX 系统级验证流程
6.4 本章小结
第七章 结束语
致谢
参考文献
本人在学期间取得的学术成果
【参考文献】：
期刊论文
[1]基于标准单元ASIC设计的综合优化综述[J]. 胡春媚,江东,马剑武,陈书明,郭阳. 计算机工程与科学. 2005(04)
硕士论文
[1]高性能DSP一级数据Cache控制器的设计与实现[D]. 曹飞.国防科学技术大学 2009
[2]高性能DSP一级Cache缺失流水设计与实现[D]. 傅祎晖.国防科学技术大学 2009
[3]半定制/全定制混合设计流程中验证方法研究[D]. 冯超超.国防科学技术大学 2008
[4]X微处理器时序验证[D]. 徐毅.国防科学技术大学 2005
[5]高性能DSP片内存储系统的局部优化设计研究[D]. 张丹瑜.国防科学技术大学 2004
本文编号：3700141
【文章页数】：74 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题研究背景
1.2 相关研究工作
1.2.1 Cache 相关技术研究
1.2.2 微处理器验证技术研究
1.3 课题完成的主要工作
1.4 论文的组织结构
第二章 YHFT-DX 一级Cache 概要设计和优化策略
2.1 功能概述和整体结构
2.2 YHFT-DX 一级Cache 结构介绍
2.2.1 一级指令Cache 结构
2.2.2 一级数据Cache 结构
2.3 设计存在的问题分析
2.4 优化策略
2.4.1 时序优化的基本策略
2.4.2 功耗优化的基本策略
第三章 L1 的结构和时序优化
3.1 存储体的划分与分体控制
3.1.1 一级数据Cache 存储体的纵向划分
3.1.2 一级指令Cache 存储体的横向划分
3.2 逻辑结构和算法的优化
3.2.1 去除冗余逻辑
3.2.2 关键操作提前处理
3.2.3 串行路径并行处理
3.2.4 信号的等价替换
3.3 代码级的优化
3.3.1 添加流水站
3.3.2 平衡流水站
3.3.3 代码结构的等价性调整
3.3.4 逻辑复制与高扇出结点的处理
3.4 电路级的优化
3.4.1 部分定制
3.4.2 单元替换
3.5 布局优化
3.6 优化结果
第四章 L1 的逻辑综合与功耗优化
4.1 选择合适的综合策略
4.2 设置综合约束
4.2.1 环境约束
4.2.2 设计规则约束
4.2.3 优化约束
4.2.4 其他约束
4.3 利用综合工具插入门控时钟
4.3.1 全局的动态时钟管理
4.3.2 局部的门控时钟插入
4.3.3 优化结果
4.4 双阈值技术
4.4.1 双阈值的低功耗实现
4.4.2 优化结果
4.5 线负载模型反标注
4.6 综合结果
4.7 本章小结
第五章 L1 的功能验证和时序验证
5.1 验证的一般方法
5.2 YHFT-DX 一级Cache 模拟验证方案
5.2.1 YHFT-DX 模拟验证环境
5.2.2 一级数据Cache 部件级验证
5.2.3 一级指令Cache 部件级验证
5.2.4 大型测试程序验证
5.3 时序验证
5.4 本章小结
第六章 系统级验证方法研究
6.1 传统验证方法的缺陷
6.2 基于内存监视的协同模拟验证
6.2.1 基本原理
6.2.2 软件模拟器执行过程“拍照”
6.2.3 RTL 模型的“拍照”
6.2.4 离线模式下的相片匹配
6.2.5 “拍照”的频率
6.3 YHFT-DX 系统级验证流程
6.4 本章小结
第七章 结束语
致谢
参考文献
本人在学期间取得的学术成果
【参考文献】：
期刊论文
[1]基于标准单元ASIC设计的综合优化综述[J]. 胡春媚,江东,马剑武,陈书明,郭阳. 计算机工程与科学. 2005(04)
硕士论文
[1]高性能DSP一级数据Cache控制器的设计与实现[D]. 曹飞.国防科学技术大学 2009
[2]高性能DSP一级Cache缺失流水设计与实现[D]. 傅祎晖.国防科学技术大学 2009
[3]半定制/全定制混合设计流程中验证方法研究[D]. 冯超超.国防科学技术大学 2008
[4]X微处理器时序验证[D]. 徐毅.国防科学技术大学 2005
[5]高性能DSP片内存储系统的局部优化设计研究[D]. 张丹瑜.国防科学技术大学 2004
本文编号：3700141
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