Intel NOR闪存Class测试流程的优化与实现

发布时间：2022-11-05 12:21

　　随着闪存的设计制造测试在中国的越来越普及,大规模制造厂在中国如雨后春笋般的涌出,在实际生产中的测试时间和成品率问题对成本的控制来说就尤为重要.在这里阐述了一个以Intel闪存产品为例,大幅度降低测试时间,扩大产能的方法. 本文共分八章.第一章绪论中,介绍了选题的目的意义;第二章,介绍Intel闪存产品版图,物理结构,功能特性.以对产品有一大概认识.第三章,从Sort Class的标准测试流程入手,对以往测试流程及其所能检测的功能有一大致了解.为下一章特殊的Flow做为一个可比对象.第四章,提出1P/E的设想.介绍这个流程的特殊性,特殊的测试流程结构,所能检测出的失效模型.并对会漏检的失效模型着力分析.而在第五章～第七章中,对这些未能在特殊流程中检测出的测试模型,提出解决方案.第八章,通过对第一批1P/E流程的产品的分析总结,进一步完善1P/E流程;在最终的量产中得以大规模运用。 

【文章页数】：38 页

【学位级别】：硕士

【文章目录】：
摘要
Abstract
第1章 绪论
    1.1 选题目的及意义
    1.2 流程优化目标及特色
    1.3 论文的研究内容
    1.4 论文结构
第2章 NOR 闪存 产品简介
    2.1 版图结构及MLC技术原理介绍
    2.2 主要功能介绍(Read,Erase,Program)
    2.3 本章小结
第3章 标准测试流程研究
    3.1 Sort流程
    3.2 Class流程
    3.3 本章小结
第4章 1PE flow构想 以及对Sort Flow的变化
    4.1 1P/E flow构想
    4.2 1P/E Flow与标准流程的区别
    4.3 Sort 1P/E Flow的变化
    4.4 本章小结
第5章 Margin_delta对1PE flow的影响
    5.1 常规标准Flow的Margin_Delta失效模型
    5.2 Margin_delta解决方案
        5.2.1 Margin delta失效模型解决方案
        5.2.2 Margin delta测试程序设计以及实现
    5.3 本章小结
第6章 Program对1PE flow的影响
    6.1 常规标准Flow的Program失效模型
    6.2 Program问题解决方案
    6.3 本章小结
第7章 Read和Erase对1PE flow的影响
    7.1 常规标准Flow的Read失效模型
    7.2 常规标准Flow的Erase失效模型
    7.3 Read和Erase解决方案
第8章 1P/E flow的实现情况
结论
参考文献
致谢



本文编号：3702594