申威处理器页表结构Cache的优化研究与实现

发布时间：2022-12-22 06:04

　　如何有效解决主存性能与微处理器性能之间不断增大的差距带来的“存储墙问题”,是微处理器发展中不断探索的问题。通过设置高速缓存（Cache）,采用层次化的存储结构是现代微处理器普遍采用的技术之一。虚实地址转换一般处于Cache访问的关键路径上。现代微处理器都会采用内存管理单元（Memory Management Unit）硬件实现页式存储管理,采用旁路转换缓冲（Translation Lookaside Buffer）来提高虚实地址代换的速度;因此,内存管理单元的优化设计对微处理器整体性能的提高具有至关重要的作用。随着应用程序规模越来越大,微处理器需要的页表空间也随之增大。多级页表的使用有效缓解了页表空间问题,但同时也增加了未命中TLB时的处理开销,该开销会占用大量的处理器运行时间,降低处理器性能。分析影响性能因素,通过选择合适的参数,并根据不同微处理器的微结构选择合适的内存管理单元缓冲（MMU Cache）,是能减少TLB未命中硬件处理开销的有效办法。因此,设计合理的内存管理单元缓冲对微处理器也是必不可少的。本论文以申威处理器新一代服务器处理器为研究对象,设计合适的页表结构缓冲,结合该页... 

【文章页数】：77 页

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摘要
ABSTRACT
第一章 绪论
    1.1 研究背景及意义
    1.2 国内外研究历史及现状
    1.3 本文主要工作
    1.4 本文结构安排
第二章 内存管理单元概述
    2.1 高速缓冲概述
        2.1.1 基本工作原理
        2.1.2 基本组织结构
        2.1.3 淘汰算法和替换策略
        2.1.4 容量和行大小
    2.2 页式存储管理概述
        2.2.1 虚拟内存
        2.2.2 页式存储管理
        2.2.3 多级页表及页表遍历
        2.2.4 虚拟化页表遍历
    2.3 内存管理单元概述
        2.3.1 介绍
        2.3.2 TLB
            2.3.2.1 TLB工作原理
            2.3.2.2 提高TLB命中率
            2.3.2.3 TLB缺页处理
        2.3.3 内存管理单元缓冲
            2.3.3.1 页表缓冲
            2.3.3.2 转换缓冲
    2.4 本章小结
第三章 申威处理器MMU Cache电路设计
    3.1 申威处理器内存管理单元结构介绍
        3.1.1 旧版本MMU介绍
        3.1.2 本文设计MMU介绍
    3.2 TLB单元设计
        3.2.1 一级TLB
        3.2.2 二级TLB
    3.3 页表结构缓冲单元设计
        3.3.1 MMU Cache参考因素
            3.3.1.1 索引方式
            3.3.1.2 分区方式
            3.3.1.3 替换算法
            3.3.1.4 容量大小
            3.3.1.5 覆盖范围
            3.3.1.6 复杂程度
        3.3.2 页表结构缓冲设计
    3.4 TLB处理队列模块
        3.4.1 主要作用
        3.4.2 控制状态机实现
    3.5 硬件Page Walk优化
        3.5.1 硬件Page Walk控制状态机的设计
        3.5.2 状态机实现硬件Page Walk的优化
    3.6 MMU刷新
    3.7 本章小结
第四章 实验测试与分析
    4.1 实验测试
        4.1.1 实验方案
        4.1.2 追踪记录
        4.1.3 Cache一致性
        4.1.4 实验数据分析
    4.2 集成电路前端设计流程
        4.2.1 RTL级功能仿真
        4.2.2 内存管理单元功能验证
    4.3 硬件开销评估
        4.3.1 评估方法
        4.3.2 评估结果
    4.4 本章小结
第五章 全文总结与展望
    5.1 全文总结
    5.2 后续工作展望
致谢
参考文献


【参考文献】：
期刊论文
[1]基于状态机控制的硬件Page Walk方案与实现[J]. 路冬冬,王炳凯,杜鑫.  计算机与数字工程. 2019(11)
[2]一种TLB结构优化方法[J]. 何军,张晓东,郭勇.  计算机工程. 2012(21)
[3]PLRU替换算法在嵌入式系统cache中的实现[J]. 李洪,毛志刚.  微处理机. 2010(01)
[4]计算机高速缓冲存储器体系结构分析[J]. 王珏.  航空计算技术. 2006(03)

硕士论文
[1]基于ARM9的高速缓存和内存管理单元的电路设计与实现[D]. 张巍.电子科技大学 2013
[2]龙腾C2处理器Cache单元的设计[D]. 江喜平.西北工业大学 2006



本文编号：3723604