高速SERDES接口的关键电路设计

发布时间：2017-05-17 21:14

  本文关键词：高速SERDES接口的关键电路设计，由笔耕文化传播整理发布。

【摘要】：随着通讯技术的快速发展,SERDES接口以其传输速率高、抗干扰能力强、功耗低等优点,迅速成为传输接口发展的主流。8B/10B SERDES作为其中的一种重要结构,对其关键电路的研究和设计一直是研究热点。其中时钟与数据恢复电路和串并转换电路作为8B/10B SERDES解串器中的重要组成部分,其性能的好坏直接影响到信号的传输质量。本文根据8B/10B SERDES的结构特点,详细分析了SERDES和解串器工作原理,在此基础上,确定了解串器的整体架构,并设计了用于解串器环路中的时钟与数据恢复电路和串并转换电路。在对时钟与数据恢复电路的设计中,基于相位插值的结构,分别设计了：鉴相器,用于相位检测；投票表决电路,用于相位判决和数字滤波；移位寄存器,用于输出相位插值控制字；相位插值器,用于对两相时钟进行插值操作。整体电路采用全数字实现的方式,相位抖动小,易于实现,保证了时钟与数据的正确恢复。在串并转换电路的设计中,分别设计了树状结构和移位寄存结构的串并转换电路,可以分别实现1路至2路和1路至5路的数据转换,保证了串行数据到并行数据的正确转换。本文在1.2V的电源电压下,基于SMIC 65nm CMOS工艺对电路进行了设计,并使用Cadence公司的Spectre软件对电路进行了仿真,结果表明：所设计的基于相位插值结构的时钟与数据恢复电路能够正确完成相位检测与判决,对时钟进行插值操作等功能,在时钟频率为2.5GHz时,平均插值步长为7.1ps,能够用于时钟与数据恢复；所设计的串并转换电路在串行传输速率为2.5Gbps时,能够正确实现1路串行数据到10路并行数据的转换,满足解串器中串并转换的需要。
【关键词】：8B/10B SERDES 解串器 时钟与数据恢复电路 串并转换电路
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP334.7
【目录】：

• 致谢7-8
• 摘要8-9
• Abstract9-15
• 第一章 绪论15-19
• 1.1 研究背景15-16
• 1.2 国内外研究现状及意义16-18
• 1.3 论文的主要工作及结构18-19
• 第二章 SERDES系统概述19-30
• 2.1 SERDES简介19-21
• 2.2 SERDES关键电路介绍21-25
• 2.2.1 8B/10B编解码21-22
• 2.2.2 锁相环22-23
• 2.2.3 差分信号发送器和接收器23-24
• 2.2.4 时钟与数据恢复电路24-25
• 2.3 信号抖动分析25-29
• 2.3.1 随机性抖动25-26
• 2.3.2 确定性抖动26-29
• 2.4 本章小结29-30
• 第三章 解串器架构设计及组成电路30-41
• 3.1 解串器整体架构30
• 3.2 解串器组成电路30-40
• 3.2.1 均衡器30-32
• 3.2.2 切片电路32-33
• 3.2.3 混频器33
• 3.2.4 时钟与数据恢复电路33-39
• 3.2.5 串并转换电路39-40
• 3.3 本章小结40-41
• 第四章 电路设计与仿真41-66
• 4.1 基于相位插值结构的CDR41-54
• 4.1.1 CDR原理41-44
• 4.1.2 CDR电路设计与仿真44-54
• 4.2 串并转换电路54-62
• 4.2.1 串并转换的原理54-55
• 4.2.2 串并转换电路的结构55-56
• 4.2.3 串并转换电路的设计56-61
• 4.2.4 串并转换电路整体仿真61-62
• 4.3 切片电路62-63
• 4.4 混频器63-64
• 4.5 本章小结64-66
• 第五章 CDR版图设计66-72
• 5.1 版图概述66
• 5.2 版图设计相关知识66-68
• 5.2.1 设计方法66-67
• 5.2.2 设计规则67
• 5.2.3 设计注意事项67-68
• 5.3 布局布线68-69
• 5.4 CDR版图设计69-71
• 5.5 本章小结71-72
• 第六章 总结与展望72-74
• 6.1 总结72
• 6.2 展望72-74
• 参考文献74-77
• 攻读硕士学位期间的学术活动及成果情况77

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本文编号：374531