DDR控制器三级仲裁的设计与验证

发布时间：2017-05-18 00:02

  本文关键词：DDR控制器三级仲裁的设计与验证，由笔耕文化传播整理发布。

【摘要】：随着工艺尺寸不断减小及电子产品向多功能发展,SoC的规模持续增大。规模的扩大意味着有更多的业务模块对DDR进行读写访问,这就带来一个DDR带宽分配的问题。对于一个给定的DDR,其最大的带宽是一定的,如何达到DDR最大带宽及如何在有限带宽下合理分配带宽已成为影响整个SoC性能的关键因素之一。本文是在某型号显示芯片的架构下设计了DDR控制器三级仲裁电路。第一级仲裁电路,针对一个模块同时发出读写操作,提出并设计了先到先授权,同时到读授权的电路,电路同时对授权的操作请求附上QoS属性,包括优先级等参数;第二级仲裁电路,针对多个模块同时访问DDR资源的情况,提出并设计了以动态流量限制为基础的授权电路,既能保证每个模块能在一定时间内得到DDR响应,也能确保优先级高的模块得到快速响应;第三级仲裁电路,针对命令缓冲器里多条命令请求争用DDR的情况,提出并采用了以时限机制、效率优先机制、优先级调整机制等相结合的方法,既保障了优先级高的命令快速访问DDR,也尽可能最大化利用DDR带宽,同时也确保了优先级低的命令也能得到响应。本文的EDA验证平台是基于VMM验证方法使用system verilog验证语言进行搭建的,在这基础上,根据设计要点列出各功能验证点,创建测试用例、进行验证仿真并对仿真结果进行分析。从验证的结果上来看,设计达到预期的目标,能很好的调节业务模块对DDR的访问。
【关键词】：SoC DDR 带宽 三级仲裁
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP333
【目录】：

• 摘要5-6
• ABSTRACT6-10
• 缩略语对照表10-13
• 第一章 绪论13-17
• 1.1 课题研究背景13-14
• 1.1.1 存储控制器13-14
• 1.1.2 存储器14
• 1.2 课题研究意义14-15
• 1.3 论文主要工作及结构安排15-17
• 第二章 DDR控制器总体概述17-29
• 2.1 AMBA AXI总线协议简介17-19
• 2.1.1 AXI协议特点17-18
• 2.1.2 AXI总线基本数据传输18-19
• 2.2 DDR控制器结构图19-23
• 2.2.1 AXI接口电路20-21
• 2.2.2 DMC电路21-23
• 2.3 DDR SDRAM简介23-25
• 2.3.1 DRAM存储原理23-24
• 2.3.2 DDR3 SDRAM简介24-25
• 2.4 DDR控制器的某些仲裁算法25-27
• 2.4.1 固定优先级算法25-26
• 2.4.2 优先级轮转算法26
• 2.4.3 时间片轮转算法26-27
• 2.5 本章小结27-29
• 第三章 三级仲裁电路的设计29-55
• 3.1 第一级仲裁模块30-35
• 3.1.1 功能描述30
• 3.1.2 实现机制30-33
• 3.1.3 端口信号描述33-34
• 3.1.4 时序描述34-35
• 3.2 第二级仲裁电路35-42
• 3.2.1 命令统计模块设计36-38
• 3.2.2 端口流量统计及仲裁模块设计38-42
• 3.3 第三级仲裁电路42-53
• 3.3.1 cmdqueue模块43-47
• 3.3.2 ddrexec状态执行机模块设计47-51
• 3.3.3 cmdalloctor模块设计51-53
• 3.4 本章小结53-55
• 第四章 DDRC三级仲裁电路的功能验证与分析55-71
• 4.1 验证环境与平台设计55-57
• 4.1.1 验证策略55-56
• 4.1.2 验证语言和验证方法学56-57
• 4.2 DDR控制器测试平台实现57-58
• 4.3 DDR控制器三级仲裁的功能验证58-68
• 4.3.1 功能验证点分析59
• 4.3.2 验证结果分析59-68
• 4.4 FPGA原型验证68-69
• 4.5 本章小结69-71
• 第五章 总结与展望71-73
• 5.1 工作总结71
• 5.2 技术展望71-73
• 参考文献73-75
• 致谢75-77
• 作者简介77-78

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