基于新型booth选择器和压缩器的乘法器设计

发布时间：2024-12-18 01:21

　　 为了优化乘法器关键路径延时并减少电路面积,提高乘法器的整体性能.本文在运用基4booth算法的基础上,针对部分积生成器延时相对较大的问题,提出了一种新型的booth选择器,用于提高部分积生成的效率.同时,本文又提出一种新型的4-2部分积压缩器,用于提高部分积压缩器的压缩效率.基于tsmc28nm工艺,对运用上述优化点的有符号16比特乘法器进行仿真验证和综合,本文设计的乘法器关键路径延时为0.98 ns.实验结果表明,本文提出的两点新型设计,能较好的提升乘法器的计算性能.

【文章页数】：4 页

【部分图文】：

图1 由mux构成的部分积生成器

文献[4]使用数据选择器(mux)的方法来生成部分积,由数据选择器组成的部分积生成器结构如图1所示.先对booth电路的三个输入进行编码,生成相应的部分积选择信号,再对5个部分积可能值进行选择,从而生成正确的部分积.从图中可以看出,该部分积生成器的关键路径上,信号会经过3个2to....

图2 本文提出的新型booth选择器图

本文设计的新型booth选择器,如图2所示.新型的booth选择器的数据输入信号仅有4个,对应的是4个部分积可能值,其中部分积pp0对应的是+A,pp1对应的是+2A,pp2对应的是-A,pp3对应的是-2A.当乘数输入的连续3位为全1或者全0时,生成的部分积应为0,根据选择信....

图3 文献[3]提出的4-2压缩器的结构图

文献[3]中提出了一种使用2个全加器组成的部分积压缩器结构如图3所示.该部分积压缩器先将该部分积压缩器先将X4、X3和X2使用全加器进行压缩,再将第一个全加器输出的sum信号输入到第二个全加器,之后第二个全加器会对Cin、X1和第一个全加器输出的sum信号进行压缩运算.全加器的关....

图4 本文提出的新型4-2压缩器结构图

本文提出一种新型的部分积压缩器,如图4所示,X1、X2、X3和X4为新型部分积的4个输入信号位,sum、carry和Ei为新型部分积压缩器的3个输出信号位.sum为压缩器输出结果的求和位,carry为输出结果的进位位,Ei为压缩器输出结果的传递位,该传递位会作为下一组4-2部分积....

本文编号：4016824