基于0.18μm标准CMOS工艺的ARM内核实现研究

发布时间：2017-07-18 10:00

  本文关键词：基于0.18μm标准CMOS工艺的ARM内核实现研究

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【摘要】：随着嵌入式在消费电子等诸多领域的应用和发展，处理器内核的自主研发以小型化、低功耗、可定制为趋势。而ARM作为商业内核以其运用领域普遍、市场占有率高、可靠性强等诸多特点成为了市场的佼佼者。因此，如何设计一款功能上能与商业内核相似，同时兼容其开发环境，细节可自行定制和剪裁的内核成了本文的研究内容。 本论文主要在五个方面做出了阐述。 第一，阐述了内核的架构、指令集、数据cache和指令cache。介绍内核的模式和中断。 第二，对内核的具体功能通过Verilog语言进行RTL级描述。 第三，编写单片机工程和测试平台程序，将KEIL生成的二进制文件加载到测试平台上，通过Modelsim软件进行内核的软件仿真。 第四，，配置FPGA的资源，生成了ROM和RAM，把内核烧写进FPGA，实现板级验证。 第五，通过一系列的约束进行逻辑综合，将RTL级代码映射成门级网表文件。验证了门级网表文件翻译的正确性。通过ASIC技术以及0.18μm标准CMOS工艺进行ASIC后端设计，生成了版图。 本文设计了一个可执行ARM指令集的三级流水线架构的处理器。经过原理分析、指令集分析得到了RTL级描述，通过Moldelsim仿真、FPGA功能仿真完成前端设计。再由数字后端设计技术，最后得到了通过了DRC和LVS验证的版图。该内核设计在工艺上、功能上均可以实现。
【关键词】：FPGA ISE 静态时序分析 布局布线
【学位授予单位】：吉林大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP332
【目录】：

• 摘要4-5
• ABSTRACT5-9
• 第1章 绪论9-14
• 1.1 研究意义9-10
• 1.2 国内外现状10-12
• 1.3 论文结构12-14
• 第2章 内核结构及 RTL 级实现14-25
• 2.1 处理器基本模型14-15
• 2.2 ARMv4 架构15
• 2.3 模式、寄存器、中断、指令集说明15-22
• 2.3.1 运行模式15
• 2.3.2 寄存器15-17
• 2.3.3 中断17-18
• 2.3.4 指令集18-22
• 2.4 处理器的 RTL 设计22-25
• 2.4.1 内核端口22
• 2.4.2 流水线架构22-25
• 第3章 内核验证与 SOC 工程建立25-40
• 3.1 内核验证25-29
• 3.2 Dhrystone 测试29-30
• 3.3 FPGA 上的内核实现30-40
• 3.3.1 FPGA 下的 UART30-34
• 3.3.2 完整的 SoC 工程34-40
• 第4章 内核的 ASIC 实现40-58
• 4.1 逻辑综合报告分析41-51
• 4.1.1 综合设计约束41-44
• 4.1.2 静态时序分析44-51
• 4.2 物理综合的实现51-56
• 4.2.1 ASIC 后端设计流程51
• 4.2.2 布图规划与布局51-53
• 4.2.3 时钟树综合53-56
• 4.2.4 布线56
• 4.3 生成版图56-58
• 第5章 总结58-59
• 参考文献59-61
• 作者简介61-62
• 致谢62

【参考文献】

中国期刊全文数据库 前3条

1 王红;彭亮;于宗光;;FPGA现状与发展趋势[J];电子与封装;2007年07期

2 杨海钢;孙嘉斌;王慰;;FPGA器件设计技术发展综述[J];电子与信息学报;2010年03期

3 王晓丽;;可编程逻辑器件CPLD/FPGA的发展[J];科技信息(科学教研);2007年28期

本文编号：557120