X-DSP多通道多链路双向环形片上网络及网络接口的设计

发布时间：2017-08-02 20:23

  本文关键词：X-DSP多通道多链路双向环形片上网络及网络接口的设计

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【摘要】：面对日益复杂的应用需求以及深亚微米技术的发展,片上多核处理器逐渐成为了微处理器设计的主流。随着片上集成核心数目的增加,片上通信网络逐渐取代计算部件成为多核处理器设计的重心,其通信效率的高低直接决定了芯片整体性能的优劣。本文针对具有高带宽低延迟需求的多核处理器设计了一种多通道层多链路组成的双向环形互连结构,并对该互连结构设计了专用的网络接口。(1)本文设计的环形互连结构根据消息类型不同分为读通道、写通道和配置通道;读/写通道分别由两条链路(顺时针和逆时针链路)组成,配置通道由一条单向链路组成;读链路仅支持单播传输,写链路和配置链路均支持单播和多播传输。多通道层传输有利于避免不同类型消息间的相互干扰;在系统运行过程中,读/写事务负载较重,读/写通道各设两条链路有利于降低读/写通道的传输压力。(2)本文设计的路由器无缓存,网络中的消息具有最高优先级,消息一旦进入网络便可无阻塞地传送到目的节点;同时消息可在单周期内完成相邻两个路由器之间的传输;为降低读/写事务的传输延迟,在消息进入网络时采取最短路径的链路选择策略。(3)本文网络接口设计中,针对大位宽数据仲裁器提出了分级设计思想。然后用Verilog代码实现一级设计和分级设计,并通过Cadence公司的RTL Compiler综合工具在相同约束条件下对其分别综合分析,证明了与一级设计相比,多级设计功耗增加了0.97%,但其面积却减小了0.83%左右,最大的好处在于仲裁速度提升了37.06%(时钟周期为600ps的情况下,由591ps提升到372ps)。此外,还对设计的网络接口进行逻辑综合,结果显示该设计能满足1.67GHz的设计需求。(4)本文最后建立了模拟仿真平台,为便于模拟仿真和性能评估,对本文设计进行了精简。然后利用建立的平台对精简后的设计进行模拟仿真,验证了读通道的单播功能、写通道的多播功能以及网络传输过程中的单周期无阻塞功能。最后对本设计的环形互连网络在不同条件下进行性能评估,结果显示网络吞吐率约为0.31消息/节点/链路/周期;在阻塞较轻时,消息在网络接口及网络中的平均传输延迟约在6~7个时钟周期;网络峰值带宽为427.52GByte/s,为相关研究的2倍以上。
【关键词】：多核处理器 片上网络 环形互连结构 网络接口 仲裁器分级设计
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP332
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本文编号：611078