基于PLB4总线的DDR3控制器的设计与优化

发布时间：2017-08-14 03:34

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【摘要】：内存是计算机系统的信息存储部件,主设备与内存间信息交换的速度是影响系统性能的关键因素。PLB总线是IBM提出的嵌入式总线标准,用于主设备与片内存储以及PCIE、DMA、SRIO等高速设备的互联,在So C设计中使用广泛。该项目中DDR3作为从设备挂接到PLB4总线上,而选用的DDR3控制器IP核基于HIF接口,使用该IP核需要设计一套简单高效的总线桥逻辑,以满足系统访存性能要求。文中提出一种基于PLB4总线接口的DDR3控制器的设计方案,通过对数据流、控制流进行深入分析,采用请求合并、多级流水、数据预测、地址与控制信息复用、读数据乱序处理等方式,对访存效率影响较大的总线桥进行了速度和面积优化。仿真证明,优化后访存性能得到显著提升。
【作者单位】： 西安航空计算技术研究所集成电路与微系统设计航空科技重点实验室;
【关键词】： 内存 性能 速度 面积 优化
【基金】：中国航空科学基金(2015ZC51036)
【分类号】：TP333
【正文快照】： 0引言在高性能So C设计中,高速的片上总线和高效的片上内存管理是不可或缺的组成部分。DDR3是由JEDEC制定的新一代DDR内存技术标准。在现行的各种总线标准中,IBM公司提出的Core Connect总线结构具有突出的性能和效率优势,能够满足日益复杂化和高速化的So C设计要求,成为业内标

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1 韩旭东;适用于PLB4的SDRAM控制器的设计与验证[D];西安电子科技大学;2015年

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本文编号：670594