M-DSP中高性能浮点乘加器的设计与实现

发布时间：2017-08-24 00:40

  本文关键词：M-DSP中高性能浮点乘加器的设计与实现

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【摘要】：针对高性能M型数字信号处理器(M-DSP)对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器(FMAC)。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站执行,对乘法器、对阶移位等关键模块进行了复用设计,支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证,基于45 nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码,综合结果表明运行频率可达1 GHz,单元面积36 856μm2;与FT-XDSP中的乘加器相比,面积节省了12.95%,关键路径长度减少了2.17%。
【作者单位】： 国防科学技术大学计算机学院;
【关键词】： 浮点乘法 浮点乘累加器 浮点点积 布斯算法 IEEE
【基金】：航天科学基金资助项目(2013ZC88003)~~
【分类号】：TP332.2
【正文快照】： 0引言数字信号处理器(Digital Signal Processor,DSP)从专用信号处理器开始发展到今天的超长指令字(Very LongInstruction Word,VLIW)阵列处理器,其应用领域已经从最初的语音、声纳等低频信号的处理发展到今天雷达、图像等视频大数据量的信号处理。由于浮点运算和并行处理技术

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本文编号：728247