基于FPGA的浮点运算加速方法的研究
发布时间:2017-08-25 05:28
本文关键词:基于FPGA的浮点运算加速方法的研究
【摘要】:随着高科技和社会经济的发展,计算机处理大数量级数值的需求日益剧增,并涉及到科研以及社会的各个领域。如何快速地实现高性能的科学数值计算已经成为我们当前必须面对的一个关键问题。 本论文就如何提高浮点数的运算速度这个问题,把浮点乘、加运算作为研究对象,对基于FPGA的浮点乘加融合进行了研究与设计。在充分理解和分析现有浮点乘加融合算法的基础上,通过改进运算部件的关键技术来完成研究目标。采用VHDL语言及Block Diagram对其功能进行设计,在Alter公司的DE2实验板对该设计进行仿真实现。 论文深入研究了64位浮点数乘加部件的总体结构及设计方法,设计并实现了各个阶段的关键技术:解码、乘法器、对阶移位、前导1预测、规格化移位、舍入。乘法器的设计包括符号扩展、部分积的产生、5选1选择器以及在3:2CSA基础上设计出的4:2CSA,实现了53位尾数相乘的乘法器。针对乘加融合的基础部件加法器,设计并实现了3:2CSA,,比较了超前进位加法器,为浮点运算在加速方面得到提升提供了依据。在对阶移位部分,本文设计了161移位器,根据浮点指数的不同,分析了移位器三种情况。此外,文章详细分析了三输入前导1预测算法,并设计实现了三输入前导1预测编码,采用模块化的编码树,实现了前导1预测。 最后,综合64位浮点数乘加部件,完成乘加融合总体结构,实现了乘加融合的FPGA仿真。通过仿真实现来验证各部件结果,由验证结果可知,浮点数运算在速度上得到了提升。
【关键词】:FPGA 浮点运算 乘加融合 CSA
【学位授予单位】:河北工业大学
【学位级别】:硕士
【学位授予年份】:2014
【分类号】:TP332.2;TN791
【目录】:
- 摘要5-6
- ABSTRACT6-9
- 第一章 绪论9-15
- 1.1 课题来源及研究目的9-10
- 1.2 浮点运算单元评价指标10
- 1.3 国内外研究现状10-13
- 1.4 论文研究内容13
- 1.5 本文的组织结构13-15
- 第二章 64 位浮点乘加部件体系结构15-21
- 2.1 IEEE754/854 介绍15-16
- 2.2 64 位浮点格式数据表示16-18
- 2.3 64 位浮点乘加流水线体系结构18-20
- 2.4 本章小结20-21
- 第三章 3:2CSA 的设计与性能分析21-36
- 3.1 一位加法器21-23
- 3.2 三数相加的超前进位加法器23-29
- 3.2.1 两数相加的超前进位加法器23-26
- 3.2.2 三数相加的超前进位加法器26-29
- 3.3 3:2CSA 进位存储加法器29-34
- 3.3.1 3:2CSA 进位存储加法器的分析29-30
- 3.3.2 3:2CSA 进位存储加法器的设计30-33
- 3.3.3 3:2CSA 进位存储加法器实现33-34
- 3.4 超前进位加法器与 3:2CSA 进位存储加法器比较34-35
- 3.5 本章小结35-36
- 第四章 64 位浮点乘加部件的设计与实现36-58
- 4.1 操作数解码36-38
- 4.2 乘法器设计38-48
- 4.2.1 符号扩展40-41
- 4.2.2 部分积的产生41-42
- 4.2.3 整数乘法与浮点数乘法的兼容42-43
- 4.2.4 5 选 1 选择器43-45
- 4.2.5 4:2CSA45-48
- 4.3 C 对阶移位48-50
- 4.4 前导 1 预测50-56
- 4.4.1 前导 1 预测分析50-53
- 4.4.2 前导 1 预测编码53-54
- 4.4.3 前导 1 预测逻辑电路54-56
- 4.5 舍入56-57
- 4.6 本章小结57-58
- 第五章 64 位浮点乘加部件整合及验证58-66
- 5.1 64 位浮点乘加部件整合58-59
- 5.2 64 位浮点乘加部件验证59-65
- 5.2.1 操作数解码模块验证60-61
- 5.2.2 乘法器各部件验证61-63
- 5.2.3 161 移位器验证63
- 5.2.4 前导 1 预测验证63-65
- 5.3 本章小结65-66
- 第六章 总结与展望66-68
- 6.1 总结66-67
- 6.2 展望67-68
- 参考文献68-70
- 致谢70-71
【参考文献】
中国期刊全文数据库 前2条
1 蒋勇;罗玉平;马晏;叶新;;基于FPGA的32位并行乘法器的设计与实现[J];计算机工程;2005年23期
2 赵霞;杨茜;;基于进位存储加法器的数字滤波器的设计[J];黑龙江科技信息;2012年29期
本文编号:735335
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