基于STT-MRAM的高速cache设计与实现

发布时间：2017-08-26 14:51

  本文关键词：基于STT-MRAM的高速cache设计与实现

  更多相关文章： Cache 非对称 存储器 STT-MRAM

【摘要】：随着工艺特征尺寸持续减小,泄漏功耗占总功耗的比例正逐年上升。在中央处理器中有超过一半的面积和泄漏功耗都是由于高速存储cache产生的,高速缓存的静态漏电流和面积正成为制约存储器发展的瓶颈。现在普通高速缓存由静态随机存储器SRAM构成,SRAM虽有着读写速度能与CPU匹敌的趋势,但是其发展受到巨大的面积和不可消除的泄漏功耗的限制,并且其易失性也不符合当今低功耗发展趋势。减小高速缓存功耗的普遍方法为门控时钟(power gating)技术,其通过减小SRAM中的电压达到减小功耗的目的,但是门控时钟必定会增加面积同时并不能消除泄漏功耗。随着非易失性存储器(Non-volatile Memory)技术的发展,低级的高速缓存正在逐步被其取代。在众多非易失性存储技术当中,自选扭矩转移磁性存储器STT-MRAM(Spin-transfer torque magnetic RAM)因为其面积小,非易失性,较高的读取速度,较低的泄漏功耗和兼容CMOS技术正成为一种当今最有前景的高速缓存技术。然而过高的写电流正在成为STT-MRAM发展成为下一代通用存储器的瓶颈。因为STT-MRAM内部的自选转移磁隧道节(Magnetic Tunnel Junction)有着固有的非对称磁矩,从非平行到平行的所需反转时间和电流比从平行到非平行的所需反转时间和电流更小。因此,写入延时也因为存储器每个单元的状态不同而不同。本文对MTJ和STT-MRAM的技术和高速缓存技术做了系统的研究,根据STT-MRAM的不对称写入特性提出了新型高速cache结构,主要工作如下:(1)根据STT-MRAM的物理特性如:热扰动,阻值高斯分布,岁差翻转和热扰动等特点使用verliog-A设计了STT-MRAM的动态行为模型,并且设计了STT-MRAM的写入读出电路。(2)利用STT-MRAM模型模拟了STT-MRAM不对称读写行为,并且记录了相关的延时和电流(3)根据STT-MRAM不对称写入特性设计了新型的cache构架,为提高系统处理效率,本文采用了哈佛,四路组相联,流水线结构。在替换算法中,使用更为高效的伪LRU替换算法。同时分析了STT-MRAM cache的写入特性,设计了额外的两组组data way和一组tag way,data way保证写入时都为非平行状态,cache控制器根据data way的不同状态写入不同的data way中,使得每次在快速mode下STT-MRAM都可以从非平行状态转变为平行状态,大大减小了反转延时。(4)cache的verilog代码在SYNOPSYS公司的design compiler 45nm工艺条件下进行了综合,面积为43万平方微米,速度为7.2ns。(5)根据新型cache的结构和模型参数,在NVsim环境下对功耗和面积进行了仿真。
【关键词】：Cache 非对称 存储器 STT-MRAM
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP333
【目录】：

• 摘要5-7
• ABSTRACT7-11
• 符号对照表11-12
• 缩略语对照表12-15
• 第一章 绪论15-23
• 1.1 自旋转移磁矩随机存储器简介15-17
• 1.1.1 STT-MRAM结构15
• 1.1.2 STT-MRAM的工作原理15-17
• 1.2 STT-MRAM cache概述17-18
• 1.3 STT-MRAM cache的研究现状18-20
• 1.4 课题研究的重点与实施方案20
• 1.5 论文主要内容与论文结构20-23
• 第二章 STT-MRAM建模与仿真23-35
• 2.1 Verilog-a简介23-25
• 2.2 STT-MRAM电阻25-26
• 2.3 STT-MRAM临界电流26-27
• 2.4 翻转时间27-28
• 2.4.1 SUN模型27-28
• 2.4.2 Neel-Brown模型28
• 2.4.3 脉冲宽度28
• 2.5 参数高斯分布28-29
• 2.6 建模流程29-35
• 第三章 STT-MRAM cache读写电路算法和结构研究35-49
• 3.1 映射方式36-40
• 3.1.1 直接映射方式36-38
• 3.1.2 全相联映射方式38-39
• 3.1.3 组相联映射方式39-40
• 3.2 替换策略40-43
• 3.2.1 随机替换算法40
• 3.2.2 先进先出替换算法40-41
• 3.2.3 近期最少使用算法41-43
• 3.3 一致性要求43-44
• 3.4 MESI协议44-45
• 3.5 动态数据写入45-49
• 3.5.1 动态数据阵列算法45-47
• 3.5.2 动态标签阵列算法47-49
• 第四章 STT-MRAM cache读写电路设计49-67
• 4.1 映射算法实现50-51
• 4.2 读出策略实现51-52
• 4.3 写入策略实现52
• 4.4 替换算法实现52-54
• 4.5 写回策略实现54-55
• 4.6 有效位实现55
• 4.7 Cache控制器实现55-61
• 4.7.1 内部控制器55-59
• 4.7.2 外部控制器实现59-61
• 4.8 异步FIFO的设计61-62
• 4.9 cache流水线设计62-67
• 4.9.1 流水线工作原理62-64
• 4.9.2 Cache流水线实现64-67
• 第五章 STT-MRAM cache读写电路与阵列仿真67-81
• 5.1 NVsim67-72
• 5.1.1 NVsim简介67
• 5.1.2 STT-MRAM cache仿真参数简介67-71
• 5.1.3 仿真参数设置71-72
• 5.2 STT-MRAM cache仿真结果72-76
• 5.3 Cache读写电路功能仿真76-79
• 5.4 Cache读写电路综合79-81
• 第六章 结束语81-83
• 参考文献83-87
• 致谢87-89
• 作者简介89-90

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本文编号：742005