一种面向三维众核微处理器的新型NoC拓扑结构

发布时间：2017-09-09 14:34

  本文关键词：一种面向三维众核微处理器的新型NoC拓扑结构

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【摘要】：三维微处理器具有集成度高、全局互连线短及连接部件多的优势,但是传统的三维拓扑结构在大规模系统中无法充分利用垂直方向上低延时高带宽的特性,很难满足大规模众核微处理器低直径、高带宽、高扩展性的需求。针对三维NoC网络直径大、可扩展性要求高以及路由端口多的问题,提出了一种基于多级垂直域的三维拓扑结构—V-Spidergon,其在水平层上采用Spidergon结构,在垂直方向上采用多级垂直域扩展结构,域内及域间均实现全互连。实验数据表明,在8层、16层和32层堆叠下,V-Spidergon结构的延时较3D-Mesh分别降低15.1%、28.5%和55.7%,较NoC-Bus分别降低11.5%、32.7%和77.6%;在15%和100%负载率注入情形下,V-Spidergon的平均延时表现出与水平层数增加不相关的特性。
【作者单位】： 浪潮集团有限公司高效能服务器与存储技术国家重点实验室;
【关键词】： 众核微处理器 片上网络 三维集成电路 D-Mesh NoC-Bus 多级垂直域结构
【分类号】：TP332
【正文快照】： 1引言随着众核处理器芯片向更大规模发展,片上网络可扩展性和通信延迟问题正成为千核级众核处理器芯片设计面临的挑战。三维集成电路技术的出现为众核微处理器架构设计带来了新的工艺和方法,其与片上网络NoC(Network-on-Chip)互连设计方法相结合,可同时发挥3D集成电路延时小、

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本文编号：821007